Circuitos Digitales MOS

Tr. 7.1

TEMA 7: Circuitos digitales MOS Electrnica

los autores

Tema 7: Circuitos Digitales MOS

Contenidos del tema:

Introducin a los circuitos digitales. Variables y operadores lgicos

Caractersticas estticas y dinmicas de los circuitos digitales

Anlisis de Inversores MOS: puntos crticos de la caracterstica esttica

Anlisis de Inversores MOS: caracterstica dinmica

Anlisis de Inversores MOS: consumo de potencia

Puertas lgicas MOS: NAND y NOR

Tcnicas de construccin de funciones lgicas

Tr. 7.2


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Circuitos Digitales: Operaciones Lgicas

Operan sobre variables (entradas) que slo tienen 2 valoresy producen variables de salida que tambin tienen slo 2 valores

Para representar la informacin usan un formalismo

Los 2 valores pueden ser de tensin (lo ms frecuente) o intensidad

bien fundamentado: Algebra de Boole

Combinando estos circuitos se realizan sistemas muy complejos:Microprocesadores, p.ej.

Un valor es arbitrariamente asignado a 1 y el otro a 0 (en un esquema de lgica clsica, uno a verdadero y el otro a falso)

Estas variables corresponden a seales que evolucionan entre 2 valores

Tr. 7.3


los autores

V1, V0

Xi Xo

ViVo

Vi Vi Vi

Vo Vo Vo

VoVit

Bloques bsicos: El inversor binario IDEAL

La variable Xkest representada por la seal vk(t), que vara entre V1 yV0

t

Tr. 7.4


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Bloques bsicos: El inversor binario

Xi Xo0 11 0

V1, V0

Xi XoXo = NOT(Xi) = Xi

Implementacin Real

0 1

F. Transferencia

Xi(0)

0 1 Xi

Xo

Xi(1)Xo(0)

Xo(1)

Tr. 7.5


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Convenio de Seales: Variables binarias

Slo dos valores definidos====> Transiciones en un tiempo nulo

Se trata de una aproximacin de primer orden

Xo = NOT(Xi) = Xi

t

t

Xo

Xi Xi(1)

Xi(0)

Xo(0)

Xo(1)

En gral. Xo(k)=Xi(k)

Tr. 7.6


los autores

El inversor binario real

Rango de valores definido como 1 0 Rango intermedio de valores

1 es cualquier Vj > Vmin(1) 0 es cualquier Vk < Vmax(0)

Tr. 7.7


los autores

El inversor binario real: Modelo Temporal

Las transiciones de 1 0 ( de 0 a 1) no son instantneas

Tr. 7.8


los autores

Otros Operadores Lgicos

Operador OR Xa Z0

Z0

Xa, Xb 0 1

0 0 11 1 1

Xb

Z0= Xa+Xb

Operador AND Xa Z0

Z0

Xa, Xb 0 1

0 0 01 0 1

Xb

Z0= Xa Xb Z0= Xa Xb

Tr. 7.9


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Representacin de Operadores Lgicos

Funcin o Expresin Lgica Diagrama de Karnaugh

Tabla de verdad

00 01 11 10

00

01

11

10

000

001

011

010

110

111

101

100

Tr. 7.10


los autores

Ejemplo de problema lgico

Queremos encender la calefaccin si:

Ha pasado el 1 de Noviembre Y NO ha llegado el 1 de Abril

si hace menos de 5 C

si hace menos de 12 C Y la humedad relativa es del 90%

pero slo (Y) se requiere que est encendida entre las 8 de la maana Y las 10 de la noche, (Y) los das laborables (NO los das festivos)

Expresar estos requerimientos como una funcin lgica

Tr. 7.11


los autores

Ejemplo de problema lgico

Expresar estos requerimientos como una funcin lgica

Queremos encender la calefaccin si:

? Z = 1 si: X1= 1 si ha pasado el 1 de Noviembre X2= 1 si ha llegado el 1 de Abril X3= 1 si hace menos de 5 C X4= 1 si hace ms de 12 C X5= 1 si la humedad relativa es mayor del 90 % X6= 1 si es ms tarde de las 8 de la maana X7= 1 si es ms temprano de la 10 de la noche X8= 1 si es da laborable

Z = (X1X2+X3+X4X5) X6X7X8

Tr. 7.12


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Expresiones y Funciones lgicas

Una funcin lgica puede expresarse de mltiples maneras

Z0=X1X2X3X4+X1X2X3X4+X1X2X3X4+X2X3X4+X1X2X4+X1X3X4+X1X3+X1X3X4

Z0=X3+X2X4+X2X4

Cul es la ms adecuada?Cmo se determina la ms adecuada?

Tr. 7.13


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Operaciones Lgicas Bsicas

Involucin Dominancia

Complementacin Idempotencia Conmutacin Asociacin Distribucin De Morgan

A = A

1 + A = 10 + A = A

1 A = A0 A = 0

A + A = 1 A A = 0

A + A = A A A = A

A + B = B+A A B = B A

A + (B + C)= (A + B) + C A (B C)= (A B) C

A (B + C)= A B + AC A + BC = (A+B)(A+C)

A + B = A B A B = A + B

Tr. 7.14


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Anlisis Lgico de Circuitos Digitales

X1 W1X2

X4

X5

Y1

X3

W2

W3 Y2

Z1

Z2

Objetivo: Hallar una expresin de Zj = Fj(X1, X2, X3, X4, X5), para j = 1,2

Tr. 7.15


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00 01 11 10

000001011010110111101100

Z1, Z2

X1,X2,X3

Tabla del Ejemplo

X4,X5

Tr. 7.16


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Inversores MOS

Tipos de Inversores MOS: Inversores NMOS

vi

vo

VDDNMOS

Inversor NMOS con carga de empobrecimientoInversor CMOS

vi

vo

VDD

VGG

vi

vo

VDD Vo

Vi(a) (b)

(c)

IL=IIIL

II

IL

II

IL

II

(c)

(a)

(b)VDD-VTL

VDD

vo

VDD

vi

CMOS

IP

IN

vo

VDD

vi

IP

IN

Pseudo-NMOS Vo

Vi

IP=IN

VDD

(b)

(b)

(a)

(a)

Tr. 7.17


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Vo

VI

Vo

VCC

VCEsat

CorteConduccin

-1

-1

vi vo1

1

0 0

VIH VOH

VOLVIL

Cuantizacin de Variables Binarias

VIH = Mnima Tensin de entrada reconocida como 1 lgico

VIL = Mxima Tensin de entrada reconocida como 0 lgico

VOH = Mnima Tensin de salida que puede tomarse por 1 lgico

VIL = Mxima Tensin de salida que puede tomarse por 0 lgico

Tr. 7.18


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VOL

La eleccin de VIL, VIH garantiza que los niveles de seal sonregenerados en la salida del circuito

Los circuitos deben ser unidireccionales: cambios en la salida no deben afectar a los niveles de entrada

Caractersticas de los Circuitos Digitales

Tr. 7.19


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Caractersticas de los Circuitos Digitales (II)

La salida de un circuito debe poder conectarse a ms de un circuitosimilar. Interesara poder conectar un nmero infinito.

V1, V0

Xi Xo

V1, V0

Xi Xo

V1, V0

Xi Xo

V1, V0

Xi Xo

IIH

IIH

IIH

IOH

IOH = - NIIH(IOL = - NIIL)

N = Fan-out del circuito

Tr. 7.20


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VIHmin

VOHtipico

VOLtipicoVILmax

Separacin

Ruido

NML = VILmax - VOLtipicoNMH = VOHtipico - VIHmin

Inversor Lgico: Mrgenes de Ruido

Niveles

VILmax VOLtipico VIHmin VOHtipico

Ruido debido a T, fuentes, radiaciones, ....

NML = NMH

Tr. 7.21


los autores

Circuitos Lgicos: Modelo Dinmico

tr: Tiempo de subida (entr.)tf: Tiempo de bajada (entr.)

tTLH: Tiempo de Transicin de subida (salida)tTHL: Tiempo de Transicin de bajada (salida)

tpHL: Tiempo de Retardo de subida (entr-salida)

tpLH: Tiempo de Retardo de bajada (entr-salida)

Tr. 7.22


los autores

El Inversor CMOS

VDD

0

PARA CADA NIVEL LGICO LA INTENSIDAD ES NULA NO HAY CONSUMO DE POTENCIA EN SITUACIN ESTACIONARIA

Tr. 7.23


los autores

VDD VDD

VDD

El Inversor CMOS

Tr. 7.24


los autores

El Inversor CMOS

Tr. 7.25


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VDDvovi

++

+ +VGSN

VGSP

Vi VGSN VGSP VDD+ V SGP VDD+= = =

Vo VDSN VDSP VDD+ V SDP VDD+= = =

El Inversor CMOS: Tensiones

Nkn'

2-------W

L-----= P

kp'

2-------W

L-----=

Tr. 7.26


los autores

ID linealkn'

WL----- VGSN VTN( )VDSN

VDSN2

----------------2

=

VDSN VGSN VTN

ID sat

kn'

2-------W

L----- VGSN VTN( )2=

VDSN VGSN VTN>

ID sat

kn'

2-------W

L----- Vi VTN( )2=

ID linealkn'

WL----- Vi VTN( )vo

vo2-----

2=



El Inversor CMOS: El nMOS

Zona Lineal Zona Saturacin

Vo Vi VTN Vo Vi VTN>

Tr. 7.27


los autores


ID linealkp'

WL----- VDD Vi VTP( ) VDD Vo( )

VDD Vo( )2

-------------------------------2

=

ID sat

kp'

2-------W

L----- VDD Vi VTP( )2=

ID linealkp'

WL----- VSGP VTP( )VSDP

VSDP2

---------------2

=

VSDP VGSP VTP

ID sat

kp'

2-------W

L----- VSGP VTP( )2=

VSDP VSGP VTP>

El Inversor CMOS: El pMOS


Zona Lineal Zona Saturacin

VDD Vo VDD Vi VTP Vi Vo VTP

Vi Vo VTP>

Tr. 7.28


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El Inversor CMOS: Caracterstica de transferenciaVo

Vi00 VDD

VDD 1 2

3

45

|VTP|

VTN VDD-|VTP|

Vo = Vi +|VTP|

Vo = Vi -VTNvo

VDD

vi

MN

MPIP = INIP

IN5 regiones de operacin

VTH

Regin 1: Vi < VTN NMOS OFFPMOS ON

Vo = V(1) = VDD

Regin 2: NMOS SATURACINPMOS LINEAL

VTN < Vi < Vo - |VTP|

N Vi VTN( )2 P 2 VDD Vi VTP( ) VDD Vo( ) VDD Vo( )

2=

Regin 3: NMOS SATURACINPMOS SATURACIN

Vo - |VTP| < Vi < Vo +VTN

N Vi VTN( )2 P VDD Vi VTP( )( )

2=Regin 4: Vi > Vo - |VTP|

Vi > Vo +VTNNMOS LINEALPMOS SATURACIN

N 2 Vi VTN( )Vo V2

o P VDD Vi VTP( )( )2=

Regin 5: Vi > VDD - |VTP| NMOS LINEALPMOS OFF Vo = V(0) = 0

Tr. 7.29


los autores

El Inversor CMOS: Caracterstica de transferencia

Vo

Vi00 VDD

VDD 1 2

3

45

Vo = Vi -VTP

Vo = Vi -VTN

VTH

Tensin de umbral del Inversor:

VTHVDD VTP VTN N P+

1 N P+-------------------------------------------------------------------------=regin 3

VIL VIH

para VTN = - VTP

N = P VTH

VDD2

------------=

Puntos crticos:

VIL : regin 2

VIH : regin 4

Vid

dVo 1= VIL3VDD 3 VTP 5VTN+

8------------------------------------------------------------=

para N = P

VIH5VDD 5 VTP 3VTN+

8------------------------------------------------------------=

para N = P ViddVo 1=

Vo

Vi0

N /P < 1N /P >1

Tr. 7.30


los autores

El Inversor CMOS alternativo: Pseudo-NMOS

vo

VDD

vi

IP

IN

El PMOS siempre en ON Mayor disipacin de potencia que el CMOS

Se usa en: - Aplicaciones rpidas donde no importe el consumo de potencia- Memorias ROM y PLA estticas por ahorro de rea y facilidad de diseo

Vo

Vi

VDD

Vo = Vi - VTN

NMOS SAT

-VTP

PMOS SAT

Valor del Vo(0) distinto de cero: peor NML

Niveles lgicos:Vo(1)=VDDVo(0): solucin de la ecuacin

N 2 VDD VTN( )Vo V2

o P VDD VTP( )2=

para VTN = - VTP

Vo 0( ) VDD VTN( ) 1 1PN------- VDD VTN( )

1

=

Tensin umbral o de inversin:

VTH

solucin de la ecuacin INSAT = IPLIN con Vi= Vo= VTH

VTH VTN VDD VTN( )P

N P+---------------------

+=

para VTN = - VTP

Tr. 7.31


los autores

B

G

S

D

C

G

S

C

B

S

C

G

D

C

B

D

C

G

B

vI+

Cgd1

Q1

Q2

Q3

Q4Cgd2

Cdb1

Cdb2

Cg4

Cw

Cg3

vo

VDD

vi

VDD

CL

CgdPCgdN

CdbP

CdbN

CgdPCgdN

CgbP+CgsP

CgsN + CgbN

El Inversor CMOS: Modelo dinmico

inversor bajo estudio

Tr. 7.32


los autores

El Inversor CMOS: Caracterstica dinmicaLa caracterstica dinmica de un circuito digital se define con:

- Los tiempos de transicin entre estados: tHL y tLH- Los tiempos de retraso de propagacin: tPHL y tPLH

Para medir estos tiempos hay que tener en cuenta:- Modelo dinmico de cada dispositivo- Elementos parsitos- Elementos de cargainversor bajo estudio

vo

VDD

vi

VDD

CL

CgdPCgdN

CdbP

CdbN

CgdPCgdN

CgbP+CgsP

CgsN + CgbN

Las capacidades del MOS dependen de las tensionesNo es fcil saber en cada instante el valor de las Cs

Se toma un modelo simple con todas losefectos capacitivos en una capacidad CT de cargacon su peor valor (mayor valor en todo el rango)

CT = CL+ CgsN+CgsP+CgbN+CgbP++ 2CgdN+2CgdP+ CdbN+CdbPCT (peor caso)= CL+ 3/2(CoxWL)N +4CovN+3/2(CoxWL)P +4CovP + CdbN+CdbP

CT

Tr. 7.33


los autores

El Inversor CMOS: Caracterstica dinmica

CT

CT tdd Vo( ) IC=IC tdt1

t2 CT1

IC------ VodVo t1( )

Vo t2( )=

Tiempo de subida: tLHvo

VDD

vi

Vi

Vo CT

IC = IP

tLH CT1

IP SAT( )----------------------- Vod

0 1VDD,VTP CT 1IP LIN( )---------------------- VodVTP

0 9VDD,+=

tLH2CT

P VDD VTP( )----------------------------------------------

VTP 0 1VDD,VDD VTP

------------------------------------------- 12---

19VDD 20 VTP

VDD----------------------------------------------

ln+=

OFF

VDD

Tr. 7.34


los autores

Tiempo de bajada: tHLVi

Vo

vo

VDD

CT

IC = - IN

VDDOFF

tHL CT1

I N SAT( )--------------------------- Vod

0 9VDD,VDD VTN( ) CT 1I N LIN( )-------------------------- VodVDD VTN( )

0 1VDD,+=

tHL2CT

N VDD VTN( )--------------------------------------------

VTN 0 1VDD,VDD VTN

----------------------------------------- 12---

19VDD 20VTN

VDD--------------------------------------------

ln+=

tLH = tHL para N = P y VTN = - VTP

El Inversor CMOS: Caracterstica dinmica

Tr. 7.35


los autores

El Inversor CMOS: tiempos de propagacin

Tiempos de propagacin: tpLH , tpHL

Vi

Vo

Vi

Vo

0,5VDD

0,5VDD

tpLH CT1

IP------ Vod

0

0 5VDD,=

tpHL CT1

IN------ VodVDD

0 5VDD,=

tpLHtLH

2----------

tpHLtHL

2----------

Retraso promedio: tptpLH tpHL+( )

2---------------------------------------

tLH tHL+( )4

--------------------------------=

Tr. 7.36


los autores

iDN 0( )kn'

2------ W

L----- N VDD VT( )

2=

iDN tpHL( ) kn'WL----- N VDD VT( )

VDD2

------------ 12---

VDD2

------------ 2

=

Tiempos de Propagacin: Otra aproximacin

t0 tpHL

VDD/2

En t=0, QN saturado:

En t=tpHL, QN en triodo:

iDN medio

12--- iDN 0( ) iDN tpHL( )+[ ]=

tpHLCTV

iDN medio

----------------------------=

tpHL1 7CT,

kn'WL----- NVDD

-------------------------------------

VT 0 2VDD,

Tr. 7.37


los autores

t0 tpLH

VDD/2

Inversor CMOS: Retrasos

tpLH1 7C,

kp'WL----- PVDD

------------------------------------

tp12--- tpHL tpLH+[ ]=

Reducir C (layout)Aumentar k(pero aumenta C)Usar W/L grandes (incrementa C)Aumentar VDD (contra la evolucin

Para disminuir tp:

tecnolgica)

Tr. 7.38


los autores

El Inversor CMOS: potencia

potencia esttica:

potencia dinmica: - de transicin- de carga y descarga

Pest IfugasVDD Idiodo Isubumbral+( )VDD 0==

Psw1T--- iDDVDD t

1T--- CT td

dVoVDD t1T---= CTVDD

2d

0

T=d0T=

TCT

Vo

Vin

Ipeak vo

VDD

vi

no depende de N ni de P

Ptr max )( ) IpeakVDDN2

------- VM VTN( )2VDD==

Ptr promedio( )1T---

tr tf+

2-------------- IpeakVDD=

Tr. 7.39


los autores

Puertas lgicas CMOS I

Puertas NOR

A

B

VDD

Z = A + B

pseudo NMOSVDD

Z = A + B

A B

A B M1 M2 M3 M4 Z

0 0 OFF OFF ON ON 1

0 1 OFF ON ON OFF 0

1 0 ON OFF OFF ON 0

1 1 ON ON OFF OFF 0

M1 M2

M4

M3

A B Q1 Q2 QP Z

0 0 OFF OFF ON 1

0 1 OFF ON ON 0

1 0 ON OFF ON 0

1 1 ON ON ON 0

Q1 Q2

QP

Tr. 7.40


los autores

Puertas lgicas CMOS II

VDD

A

B

Z = A B

M1

M2

M3M4

A B M1 M2 M3 M4 Z

0 0 OFF OFF ON ON 1

0 1 OFF ON ON OFF 1

1 0 ON OFF OFF ON 1

1 1 ON ON OFF OFF 0

VDD

Z = A BA

B

pseudo NMOS

Puertas NAND

A B Q1 Q2 QP Z

0 0 OFF OFF ON 1

0 1 OFF ON ON 1

1 0 ON OFF ON 1

1 1 ON ON ON 0

Q1

Q2

QP

Tr. 7.41


los autores

Puertas lgicas CMOS III

A

B

VDD

Z = A + B

PP

NN

Consideraciones sobre dimensionamiento

A=B=1, N eq= N +N = 2N A=B=0, Peq= P/2

N eq/ Peq= 4N/P

VTH NOR( )VDD VTP VTN 4N P+

1 4N P+---------------------------------------------------------------------------=

NOR

para n entradas VTH NOR( )VDD VTP VTN n

2N P+1 n2N P+

------------------------------------------------------------------------------=

Tiempos de peor caso: tHLCTN------- tLH

CTPeq-------------

2CTP

-----------=

criterio para igualar los tiempos a los del Inversor: N = N(inv) P= 2P(inv)

Tr. 7.42


los autores

N eq/ Peq= N/4P

VTH NAND( )VDD VTP VTN N 4P+

1 N 4P+-----------------------------------------------------------------------------=

VTH NAND( )VDD VTP VTN N n2P+

1 N n2P+------------------------------------------------------------------------------=

para n entradas

tLHCTP-------tHL

CTNeq--------------

2CTN-----------=

criterio para igualar los tiempos a los del Inversor: N = 2N(inv) P= P(inv)

VDD

A

B

Z = A B

M1

M2

M3M4

NAND

Puertas lgicas CMOS IV

Tr. 7.43


los autores

2W

2W

W

WW

2W

2W

W

WW

Estructuras lgicas CMOS

Apilamiento de estructuras para obtener funciones lgicas:

red PMOS

red NMOS

Z = f(A, B, C, ....)A,B,C,...Operacin AND: PMOS en Paralelo, NMOS SerieOperacin OR: PMOS en Serie, NMOS ParaleloOperacin INV: intrnseco a la estructura

Ejemplo:

A

C

B

Z= A(B+C)

Dimensionamiento respecto a tiempos de peor caso

2N(inv)

2N(inv)2N(inv)

P(inv) 2P(inv)

2P(inv)

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