Capitulo Vi Flip Flop

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1 FACULTAD DE INGENIERÍA ESCUELA DE: INGENIERÍA EN ELECTRÓNICA Y TELECOMUNICACIONES ELECTRÓNICA DIGITAL Y LÓGICA PROGRAMABLE MARZO 2012 – AGOSTO 2012 Ing. Santiago González Martínez.

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FACULTAD DE INGENIERÍA

ESCUELA DE:

INGENIERÍA EN ELECTRÓNICA Y TELECOMUNICACIONES

ELECTRÓNICA DIGITAL Y LÓGICA PROGRAMABLE

MARZO 2012 – AGOSTO 2012

Ing. Santiago González Martínez.

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CAPÍTULO VI: FLIP - FLOP

CONTENIDO:

Registro básico de compuertas NAND y NOR

Señales de reloj y Flip-Flops sincronizados por reloj

Flip – Flop S-C sincronizado por reloj

Flip – Flop J-K sincronizado por reloj

Flip – Flop D sincronizado por reloj

Latch D

Entradas Asíncronos

Aplicaciones:

Detección de Secuencias de Entrada

Almacenamiento y Transferencia de Datos

Transferencia de Datos en Serie

División y Conteo de Frecuencia

Dispositivos de Disparo

NANOELECTRÓNICA

El futuro de la microelectrónica es la nanoelectrónica. Algunos trabajos han logrado la primera implementación de nanocircuitos electrónicosprogramables basados en nanocables de germanio y silicio. La intersección de dos nanocables se comporta como un transistor de efecto de campo (FET) que permite la implementación de puertas lógicas y circuitos combinacionales (los llamados NWFET porNanoWire FET). Los autores han fabricado una matriz de puertas programable (PGA) y han “programado” un circuito sumador con acarreo (SUM), un restador con acarreo (SUB), un multiplexador (MUX), un demultiplexador (DEMUX) y un circuito biestable (flip-flop síncrono tipo D). LECTURA COMPLETA RECOMENDADA. “Programmable nanowire circuitsfor nanoprocessors”.

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Introducción al FLIP – FLOP

En los circuitos combinatorio analizadas al momento, el estado lógico de las salidas está en función de los niveles en los ingresos, sin existir una dependencia de estados anteriores.

Analicemos el siguiente esquema:

Figura. Diagrama de un sistema digital general

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Introducción al FLIP – FLOP

En el esquema se puede apreciar que adicionalmente a la lógica combinatoria se ha incluido un sistema de memoria.

Las salidas combinatorias son dependientes de los niveles lógicos presentes en los ingresos y de los niveles almacenados en el sistema de memoria, a su vez los estados almacenados dependen de las salidas combinatorias.

Finalmente el dispositivo de memoria tiene sus propias salidas.

Figura. Diagrama de un sistema digital general

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Introducción al FLIP – FLOP

El elementos más importante de la memoria es el Flip-Flop, que estáformado por un arreglo de compuertas lógicas. Aunque una compuerta lógica no tiene la capacidad de almacenamiento, se pueden conectarvarias de ellas de manera que puedan almacenar información. Existen varias configuraciones para formar Flip-Flops (FF).

Figura. Símbolo de un Flip-Flop y definición de sus posibles estados de salida

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con compuertas NAND

Se puede construir el FF más elemental con un arreglo de dos compuertas NAND. A éste circuito se le denomina registro básico de compuertas NAND.

Las compuertas se conectan de forma tal que la salida de una sea el ingreso de la otra y viceversa.

Figura. Registro básico de compuertas NAND y denominaciones de los ingresos y salidas

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con compuertas NAND

Las entradas ESTABLECER y RESTABLECER, normalmente están en estado ALTO y una de ellas será pulsada a BAJO cuando se desee cambiar el estado de la salida del registro básico:

Establecimiento del Registro Básico

CONDICIÓN I: Aplicación de un pulso bajo en Establecer

Condiciones Previas o Iniciales

0

Q

111

QRESTABLECERESTABLECER

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con compuertas NAND

Establecimiento del Registro Básico

Análisis Condiciones: Aplicación de un pulso bajo en Establecer

1

Q

010(Pulso Bajo)

QREST.EST.

Resultado del Pulso Bajo en ESTABLECER

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con compuertas NAND

Establecimiento del Registro Básico

CONDICIÓN II: Aplicación de un pulso bajo en Establecer

Condiciones Previas o Iniciales

1

Q

011

QRESTABLECERESTABLECER

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con compuertas NAND

Establecimiento del Registro Básico

Análisis Condiciones: Aplicación de un pulso bajo en Establecer

1

Q

010(Pulso Bajo)

QREST.EST.

Resultado del Pulso Bajo en ESTABLECER

En conclusión un pulso BAJO en ESTABLECER, genera un estado ALTO en la salida Q. Esta condición se denomina ESTABLECER el registro básico o FF y el estado Q=1, se denomina estado de establecimiento.

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con Compuertas NAND

Restablecimiento del Registro Básico

CONDICIÓN I: Aplicación de un pulso bajo en Restablecer

Condiciones Previas o Iniciales

0

Q

111

QRESTABLECERESTABLECER

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con compuertas NAND

Restablecimiento del Registro Básico

Análisis Condiciones: Aplicación de un pulso bajo en Restablecer

0

Q

10(Pulso Bajo)

1

QREST.EST.

Resultado del Pulso Bajo en RESTABLECER

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con Compuertas NAND

Restablecimiento del Registro Básico

CONDICIÓN II: Aplicación de un pulso bajo en Restablecer

Condiciones Previas o Iniciales

1

Q

011

QRESTABLECERESTABLECER

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con compuertas NAND

Restablecimiento del Registro Básico

Análisis Condiciones: Aplicación de un pulso bajo en Restablecer

0

Q

10(Pulso Bajo)

1

QREST.EST.

Resultado del Pulso Bajo en ESTABLECER

En conclusión un pulso BAJO en RESTABLECER, genera un estado BAJO en la salida Q. Esta condición se denomina BORRADO O RESTABLECIMIENTOdel registro básico o FF y el estado Q=1, se denomina estado de restablecido o reiniciado.

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con Compuertas NAND

Establecimiento y Restablecimiento Simultáneos

La aplicación simultánea de un estado BAJO en las estradas Establecer y Restablecer, generará estados altos tanto en Q como en Q, considerando que son salidas complementadas, éste es un estado no deseado.

Además cuando los ingresos retornen al estado ALTO, el nivel de la salida dependerá de cual entrada retorne primero a ALTO, en caso de que esto ocurra simultáneamente los resultados son impredecibles a la salida. En conclusión el registro básico NAND no se emplea para la condición ESTABLECER = RESTABLECER = 0.

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con Compuertas NAND

Representación Alternativa

Considerando que las entradas Establecer y Restablecer son activas BAJO y empleando conceptos analizados en capítulos previos, alternativamente el registro básico NAND, se puede representar:

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con Compuertas NOR

Un arreglo transversal de compuertas NOR, permiten obtener un registro

básico como se puede apreciar en la figura:

Figura. Registro básico de compuertas NOR y denominaciones de los ingresos y salidas

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REGISTRO BÁSICO DE COMPUERTAS NAND Y NOR

Registro básico con Compuertas NORRealizando un análisis similar al efectuado con el registro básico NAND, a

continuación se resumen los estados de operación del registro NOR:

Figura. Condiciones de Operación del Registro Básico con compuertas NOR

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SEÑALES DE RELOJ Y FLIP – FLOP SINCRONIZADOS POR RELOJ

Los sistemas digitales pueden operar de forma asíncrona o síncrona. En los asíncronos las salidas de circuitos lógicos pueden cambiar de estado en cualquier momento en que una o más de las entradas cambie.

En los sistemas síncronos, los tiempos exactos en el que alguna salida puede cambiar de estado se determina por una señal denominada reloj. Ésta señal consiste en una serie de pulsaciones (oscilaciones), rectangulares o cuadradas. La señal del reloj se distribuye a todas las partes del sistema, y loscambios de los niveles lógicos se dan cuando la señal de reloj hace una transición.

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SEÑALES DE RELOJ Y FLIP – FLOP SINCRONIZADOS POR RELOJ

Cuando la señal de reloj cambia de 0 a 1, se denomina Transición con Pendiente Positiva (TPP), cuando el reloj cambia de 1 a 0, se denomina Transición con Pendiente Negativa (TPN).

La acción de sincronización de reloj, se logra a través del uso de Flip-Flop, sincronizados por reloj, que están diseñados para cambiar de estado de acuerdo a las transiciones del reloj.

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SEÑALES DE RELOJ Y FLIP – FLOP SINCRONIZADOS POR RELOJ

Flip – Flop, Sincronizados por Reloj (Características)

1. Los FF sincronizados por reloj, tienen una entrada de reloj, marcada como CLK, CK ó CP. La entrada CLK, es disparada por flanco (TPP ó TPN), a diferencia de los registros que requieren un nivel lógico.

2. Adicionalmente poseen entradas de control. Las entradas de control no tienen efecto sobre Q, mientras no ocurra la transición activa del reloj, es decir su efecto está sincronizado por el efecto de la entrada CLK.

3. En resumen, puede afirmarse, que las entradas de control, hacen que las salidas del FF, estén listas para cambiar, mientras que la transición en la entrada CLK es la que dispara el cambio.

Figura. Simbología y Características de un FF, sincronizado por reloj

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SEÑALES DE RELOJ Y FLIP – FLOP SINCRONIZADOS POR RELOJ

Tiempos de Estabilización y Retención

Deben cumplirse dos requisitos de temporización, para que un FF, sincronizado por reloj, responda confiablemente a sus entradas de control cuando se presente la transición CLK activa.

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SEÑALES DE RELOJ Y FLIP – FLOP SINCRONIZADOS POR RELOJ

Tiempos de Estabilización y Retención

Tiempo de Estabilización, ts

Es el intervalo que precede inmediatamente a la transición activa de la señal CLK, durante la cual la entrada síncrona tiene que mantenerse en el nivel indicado. Los fabricantes de CI, especifican éste tiempo mínimo. Si no se cumple éste tiempo, el FF, no se disparará de manera confiable.

Figura. Las entradas de control deben mantenerse estables un tiempo ts, antes de que ocurra la transición activa de la señal de reloj.

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SEÑALES DE RELOJ Y FLIP – FLOP SINCRONIZADOS POR RELOJ

Tiempos de Establecimiento y Retención

Tiempo de Retención, tH

Es el intervalo que sucede inmediatamente a la transición activa de la señal CLK, durante la cual la entrada síncrona tiene que mantenerse en el nivel indicado. Los fabricantes de CI, especifican éste tiempo mínimo. Si no se cumple éste tiempo, el FF, no se disparará de manera confiable.

Figura. Las entradas de control deben mantenerse estables un tiempo tH, posterior de que ocurra la transición activa de la señal de reloj.

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SEÑALES DE RELOJ Y FLIP – FLOP SINCRONIZADOS POR RELOJ

Tiempos de Establecimiento y Retención

Los FF, tendrán los tiempos ts y tH, en el orden de los nanosegundos. Los tiempos de establecimiento por los general se encuentran de 5 a 50 ns, mientras que los tiempos de retención están generalmente de 0 a 10 ns. Note que éstos puntos se miden entre los puntos de 50% de la transición.

Éstos requisitos son de especial interés y cuidado, al momento de diseñar aplicaciones empleando FF síncronos.

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FLIP – FLOP S-C SINCRONIZADO POR RELOJ

Un Flip-Flop S-C, sincronizado por reloj, es disparado por la transición con pendiente positiva de la señal de reloj. Esto significa que el FF puede cambiar de estado solo cuando una señal aplicada a la entrada de reloj CLK, realiza un transición de 0 a 1. Las entradas S-C, controlan el estado del FF, en la misma forma descrita anteriormente para el registro básico con compuertas NOR, pero nuevamente el FF, no responde a esas entradas hasta que no ocurra la TPP.

El FF S-C, no es afectado por las TPN de la señal de reloj.

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FLIP – FLOP S-C SINCRONIZADO POR RELOJ

Figura. Símbolo y Tabla de verdad para un FF S-C, sincronizado por reloj con TPP

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FLIP – FLOP S-C SINCRONIZADO POR RELOJ

Figura. Formas de onda para un FF S-C, sincronizado por reloj con TPP

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FLIP – FLOP S-C SINCRONIZADO POR RELOJ

Simbología y Tabla de Verdad para un FF S-C con disparo por TPN

Aunque los FF sincronizados por reloj, están disponibles en CI, la siguiente versión simplificada nos permite conocer su estructura interna, básicamente estáconformada por:

Figura. Simbología y Tabla de verdad para un FF S-C disparado por TPN

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FLIP – FLOP S-C SINCRONIZADO POR RELOJ

Circuitería interna

Aunque los FF sincronizados por reloj, están disponibles en CI, la siguiente versión simplificada nos permite conocer su estructura interna, básicamente estáconformada por:

- Un registro básico de compuertas NAND (NAND 3 y 4).

- Un circuito conductor de pulsos formado por las compuertas NAND 1 y 2.

- Un circuito detector de flanco.

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FLIP – FLOP S-C SINCRONIZADO POR RELOJ

Circuitería interna

Aunque los FF sincronizados por reloj, están disponibles en CI, la siguiente versión simplificada nos permite conocer su estructura interna, básicamente estáconformada por:

Figura. Versión simplificada para un FF SC disparado por TPN

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FLIP – FLOP S-C SINCRONIZADO POR RELOJ

Circuitería interna

Para su operación el circuito detector de flanco, aprovecha el retardo generado por el inversor al ingreso.

Figura. Circuitos detectores de flanco (a) TPP, (b) TPN. Duración de CLK 2 a 5 ns

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FLIP – FLOP J-K SINCRONIZADO POR RELOJ

Simbología y Tabla de Verdad

Figura. Simbología y Tabla de Verdad para un FF JK disparado por TPP

Se diferencia del FF S-C, en que la condición J=K=1, no genera una salida ambigua, en su lugar el FF pasará a un estado opuesto. A ésta operación se le denomina modo de complemento (toggle).

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FLIP – FLOP J-K SINCRONIZADO POR RELOJ

Formas de Onda

Figura. Formas de Onda para un FF J-K con disparo por TPP

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FLIP – FLOP J-K SINCRONIZADO POR RELOJ

Simbología y Tabla de verdad FF J-K disparado por TPN

Figura. Formas de Onda para un FF J-K con disparo por TPP

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FLIP – FLOP J-K SINCRONIZADO POR RELOJ

Circuitería Interna

Figura. Circuito Interno de un FF JK, disparado por Flanco

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FLIP – FLOP D SINCRONIZADO POR RELOJ

Simbología, Tabla de Verdad y Formas de Onda

El FF tipo D, a diferencia de los tipo S-C y J-K, tiene sólo una entrada síncrona de control denominada D, que significa Dato. Su operación es sencilla, Q va hacia el mismo estado en el que se encuentre D, en el momento en que ocurre una transición de la señal de reloj.

Figura. Simbología, Tabla de Verdad y Formas de Onda para un FF tipo D disparado por TPP.

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FLIP – FLOP D SINCRONIZADO POR RELOJ

Implantación de un FLIP-FLOP tipo D

Se puede obtener un Flip-Flop tipo D a partir de los FF S-C ó J-K, mediante la siguiente modificación:

Figura. Implementación de un FF tipo D, a partir de los FF S-C y J-K.

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FLIP – FLOP D SINCRONIZADO POR RELOJ

Aplicación: Transferencia de datos paralela

Figura. Los datos presentes en los FF, se transfieren simultáneamente (paralelo), a las salidas, ante la ocurrencia de la transición de la señal de reloj.

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ENTRADAS ASÍNCRONAS

En los FF sincronizados por reloj, las entradas S,C,J,K y D, se denominan entradas síncronas de control, ó entradas síncronas, porque su efecto sobre la salida del FF, se sincroniza con la entrada CLK.

Sin embargo algunos FF, cuentan además con una o más entradas asíncronasque operan independientemente de las entradas síncronas y de la señal de reloj.

Estas entradas, asíncronas se pueden emplear para fijar el FF, en el estado 1 ó0, en cualquier instante, sin importar las condiciones presentes en las otras entradas, es decir las entradas asíncronas son entradas dominantes.

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ENTRADAS ASÍNCRONAS

Flip-Flop J-K síncrono con entradas asíncronas

Figura. Simbología y Tabla de Verdad para un FF síncrono con entradas asíncronas activas en BAJO

PRE, SET

CLR, RES Denominaciones comunes para las entradas asíncronas

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APLICACIÓN: DETECCIÓN DE SECUENCIAS DE ENTRADA

Para un sistema se puede requerir, que la salida se active únicamente, cuando se cumple una determinada secuencia en las entradas, esto no se puede lograr tan solo con lógica combinatoria, sino que adicionalmente se requiere características de almacenamiento de los FF.

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APLICACIÓN: DETECCIÓN DE SECUENCIAS DE ENTRADA

Por ejemplo, se puede emplear una compuerta AND, para determinarcuando dos entradas son ALTAS, pero su salida responderá igual sin importar que entrada pase primero al estado ALTO,

Si lo que deseamos por ejemplo, es que la salida ALTA, únicamente si A pasa a ALTO y posteriormente B, la solución se puede obtener mediante FF, como se muestra en la figura.

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APLICACIÓN: ALMACENAMIENTO Y TRANSFERENCIA DE DATOS

El uso más común de los FF, es para el almacenamiento de datos o información. Los datos pueden representar valores numéricos (binarios, decimales codificados en BCD). Éstos datos generalmente se almacenan en grupos de FF llamados registros.

La operación que se realiza con más frecuencia, con los datos almacenados en un FF, es la transferencia. Esta operación comprende la transferencia de datos de un FF o registro a otro.

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APLICACIÓN: ALMACENAMIENTO Y TRANSFERENCIA DE DATOS

Transferencia de Datos FF S-C

La figura muestra, la forma en que la transferencia de datos puede llevarse a cabo entre dos FF, mediante el uso de FF S-C.

El valor lógico almacenado en el FF A, es transferido al B, con la TPN.

Es decir después de la TPN, las salidas de los FF A y FF B, serán las mismas.

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APLICACIÓN: ALMACENAMIENTO Y TRANSFERENCIA DE DATOS

Transferencia de Datos FF J-K

La figura muestra, la forma en que la transferencia de datos puede llevarse a cabo entre dos FF, mediante el uso de FF J-K.

El valor lógico almacenado en el FF A, es transferido al B, con la TPN.

Es decir después de la TPN, las salidas de los FF A y FF B, serán las mismas.

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APLICACIÓN: ALMACENAMIENTO Y TRANSFERENCIA DE DATOS

Transferencia de Datos FF D

La figura muestra, la forma en que la transferencia de datos puede llevarse a cabo entre dos FF, mediante el uso de FF D.

El valor lógico almacenado en el FF A, es transferido al B, con la TPN.

Es decir después de la TPN, las salidas de los FF A y FF B, serán las mismas.

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APLICACIÓN: ALMACENAMIENTO Y TRANSFERENCIA DE DATOS

Transferencia de Datos Asíncrona

La figura muestra, la forma en que la transferencia de datos puede llevarse a cabo entre dos FF, empleando las entradas asíncronas

El valor lógico almacenado en el FF A, es transferido al B, con la señal de habilitación.

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APLICACIÓN: ALMACENAMIENTO Y TRANSFERENCIA DE DATOS

Transferencia de Datos Paralela

Ante la ocurrencia de la TPP, de la señal CLK, los datos presentes en X1, X2, X3 se transfieren a Y1, Y2, Y3.

Considerando que la transferencia de datos es simultánea, se denomina paralela.

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Registros de Corrimiento

Antes de describir la operación de transferencia de datos en serie, primero es necesario examinar la operación del registro básico de corrimiento.

Un registro de corrimiento, en un grupo de FF conectados de forma tal que, los números binarios almacenados en él, son desplazados de un FF al siguiente con cada pulso del reloj. (ejemplo: desplazamiento de dígitos de una calculadora, a medida que se ingresan).

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Registros de Corrimiento

La figura muestra la forma de conectar un grupo de FF J-K, para que operen como un registro de corrimiento de cuatro bits.

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Registros de CorrimientoNote que los FF están conectados , de manera tal que la salida X3, se transfiere en X2, X2 en X1 y X1 en Xo.

Esto significa que hasta la TPN del pulso de corrimiento, cada FF toma el valor almacenado anteriormente en el FF a su izquierda.

El FF X3, toma un valor determinado por las condiciones presentes en las entradas J-K, cuando ocurre el pulso de corrimiento.

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Registros de Corrimiento

Para analizar el circuito supondremos que las entradas del FF X3, están conectadas a la señal de ingreso de datos, además supondremos que todos los FF, se encuentran en un estado igual a cero, antes de los pulsos de corrimiento.

Con las consideraciones anteriores, el comportamiento del circuito se aprecia en las siguientes formas de onda.

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Registros de CorrimientoCuando ocurre la primera TPN, al tiempo T1, cada unos de los FF, X2, X1 y X0, tendrála condición J=0, K=1, presente a sus entradas debido al estado del FF a su izquierda.

El FF X3, tendrá la condición J=1, K=0, debido a la señal de Entrada de Datos.

En consecuencia en T1 sólo X3, pasará a ALTO, mientras que los otros FF permanecen en BAJO.

Cuando la segunda TPN, ocurra en T2, el FF X3 tendrá J=0, K=1, debido a la Entrada de Datos. El FF X2, tendrá J=1, K=0, debido al estado del FF X3.

En consecuencia en T2, X2 pasará a ALTO, X3 retorna a bajo y X1 y X0 permanecen en bajo.

Un análisis similar se extiendo en T3 y T4, con lo cual se confirma la transferencia del estado ALTO inicial de la señal de Entrada de Datos

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Requisitos de Tiempo de Retención

En el arreglo de registro de corrimiento analizado, es necesario que los FF tengan un requisito de tiempo de retención muy pequeño, debido a que hay instantes en que las entradas J, K, se encuentran cambiando casi al mismo instante de ocurrencia de la señal CLK.

Por ésta razón debe implementarse un registro de corrimiento a partir de FF disparados por flanco que tengan un valor tH, menor que el retraso de propagación del FF a la salida (del CLK a la salida).

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Transferencia en Serie entre Registros

En la figura se muestra dos registros de corrimiento de 3 bits, conectado de forma tal que los datos del registro X, serán transferidos al registro Y. Se emplea FF tipo D, ya que requiere menos conexiones que el J-K.

Cuando se aplican los pulso de corrimiento TPN, la transferencia de datos se da de la siguiente manera: X2 -> X1 -> X0 -> Y2 -> Y1 -> Y0.

Los estados siguientes de X2, dependerán del nivel en D, para el análisis supondremos que se mantendrá en cero.

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Transferencia en Serie entre Registros

Con cada TPN, se generaráel corrimiento de datos, finalmente después de la tercera TPN, los datos del registro X serán transferidos al registro Y

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APLICACIÓN: TRANSFERENCIA DE DATOS EN SERIE

Operación de Desplazamiento a la Izquierda

La aplicación de los datos puede ser tal que el desplazamiento de información puede ser efectuada de derecha a izquierda.

No existe ventaja en la dirección del desplazamiento, ya que ésta dependeráen realidad del tipo de aplicación que el diseñador requiera.

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TRANSFERENCIA DE DATOS EN SERIE

Transferencia Paralela vs Transferencia Serie

En la transferencia paralela toda la información es transferida simultáneamente con la aplicación de la señal CLK.

En la transferencia serie, para N bits se requiere N transiciones de la señal de reloj, para completar la transferencia de información.

En la transferencia paralela cada salida de un FF del registro X, se conecta a una ingreso del registro Y. En la transferencia serie, sólo el último FF del registro X tiene conexión directa con un FF del registro Y.

La transferencia paralela requiere más conexiones que la transferencia serie.

De acuerdo a las características mencionadas, nuevamente la elección de un tipo de sistema u otro depende de la aplicación. A menudo incluso se emplea una combinación para aprovechar la velocidad de la transferencia paralela, con la simplicidad de la conexión de una transferencia serie.

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DIVISIÓN Y CONTEO DE FRECUENCIA

Para el sistema de la figura cada FF tiene sus entradas en 1, en consecuencia el efecto generado es que los estados de salida se complementarán cada TPN.

La señal CLK, se aplica únicamente a la entrada correspondiente del FF X0. La salida X0, se conecta a la entrada CLK del FF X1 y la salida X1, se conecta a la entrada CLK de X2.

A continuación se presentan las formas de onda resultantes de ésta configuración.

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DIVISIÓN Y CONTEO DE FRECUENCIA El FF X0, se complementa en la transición TPN, de cada pulso de la entrada de reloj. Así la forma de onda de salida X0. tiene una frecuencia que es exactamente un medio de la frecuencia de la señal de reloj.

El FF X1, se complementa cada vez que la salida X0, pasa de ALTO a BAJO. La forma de onda X1 tiene una frecuencia igual a exactamente un medio de la frecuencia de salida X0, y por tanto un cuarto de la frecuencia de reloj.

El FF X2, se complementa cada vez que la salida X1, pasa de ALTO a BAJO. La forma de onda X2 tiene una frecuencia igual a exactamente un medio de la frecuencia de salida X1, y por tanto un octavo de la frecuencia de reloj.

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DIVISIÓN Y CONTEO DE FRECUENCIA

Cada salida es una forma de onda cuadrada (ciclo de trabajo 50%).

Si agregamos un cuarto FF a la cadena obtendríamos una salida con una frecuencia igual a un dieciseisavo de la frecuencia de reloj.

Utilizando un número adecuado de FF, el sistema puede dividir la frecuencia de ingreso por cualquier potencia de 2. Es decir el uso de N FF, produce una frecuencia de la señal de salida de 1/2N, de la frecuencia de ingreso

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DIVISIÓN Y CONTEO DE FRECUENCIA

Operación de Conteo

Además de funcionar como divisor de frecuencia, el sistema anteriormente analizado, también opera como contador binario. Esto puede demostrarse al examinar la secuencia de estados de los FF, después de cada pulso de reloj.

2X 1X 0X

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DIVISIÓN Y CONTEO DE FRECUENCIA

Diagramas de Transición de EstadosOtra forma de mostrar como cambian los estados de los FF con cada pulso aplicado del reloj, es mediante un diagrama de transición de estados, como el de la figura. Cada círculo representa un posible estado como lo indica el número binario. Por ejemplo el círculo que indica 100 representa el estado X2=1; X1=X0=0.

Las flechas que conectan los círculos muestran como cambian un estado hacia otro, con la aplicación de cada pulso de reloj.

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DIVISIÓN Y CONTEO DE FRECUENCIA

Número MODEl contador analizado tiene 23=8 diferentes estados (000 -> 111), éste se conoce como un contador MOD-8, donde el número MOD indica el número de estados en la secuencia de conteo.

Si se agrega un cuarto FF, la secuencia de estados contaría en binario desde 0000 -> 1111 un total de 16 estados, a éste sistema se le denominaría MOD-16.

En general, si el sistema consta de N FF, el contador tendría 2N estados diferentes, de manera que se trata de un contador MOD-2N, desde 0 -> 2N-1, ANTES DE RETORNAR A CERO.

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DISPOSITIVOS DE DISPARO

Un circuito de disparo tipo Schmitt, no se clasifica como un FF, pero presenta un tipo característico de memoria que lo hace útil para aplicaciones.

Para la figura el INVERSOR, estándar es controlado por una entrada lógica que tiene tiempos de transición relativamente bajos, cuando éstos tiempos exceden los máximos valores (en función de la familia lógica), las salidas de las compuertas lógicas y los inversores pueden producir oscilaciones cuando la señal de entrada pase por el rango indeterminado. Las misma condiciones de entrada también pueden generar un disparo errático en los FF.

Fig. Inversor Estándar, análisis de la salida debido a transiciones de la señal de ingreso, demasiado lentas .

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DISPOSITIVOS DE DISPARO

Un dispositivo con una entrada de disparo tipo Schmitt, está diseñado para aceptar una señal que cambia con lentitud y produce una salida libre de oscilaciones. En general la salida tendrá tiempos de transición muy breves (10ns), que son independientes de las características de la señal de ingreso.

En la figura se nota que la salida cambia de ALTO a BAJO, hasta que la entrada rebasa el voltaje de umbral de ascenso VT+, Una vez que la salida cambia a BAJO, permanecerá en ese estado aunque la entrada caiga con debajo de VT+, (ésta es una característica de memoria), hasta que ésta se encuentre por debajo del umbral de descenso VT-. Los valores de los umbrales varían en función de la familia, sin embargo VT+>VT-.

Fig. Inversor con entrada tipo Schmitt, análisis de la salida debido a transiciones de la señal de ingreso.

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DISPOSITIVOS DE DISPARO

Los diseñadores de circuitos lógicos, emplean CI con entradas tipo Schmitt, para convertir señales lentas en señales rápidas y libres de oscilaciones que puedan controlar las entras de un CI estándar.

Existen varios CI tipo Schmitt, por ejemplo 7414, 74LS14 y 74HC14, que contienen seis inversores con éste tipo de entrada. Los circuitos 74132, 74LS132, 74HC132, contiene dos compuertas NAND, un total de cuatro entradas tipo Schmitt.

Fig. Inversor con entrada tipo Schmitt, análisis de la salida debido a transiciones de la señal de ingreso.

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MULTIVIBRADOR MONOESTABLE

Al igual que el FF, el multivibrador monoestable, tiene dos salidas Q y Q, que son inversas entre sí. A diferencia del FF, el MV monoestable, tiene un solo estado de salida estable (normalmente Q=0; Q=1), estado en el que permanece hasta ser disparado por el flanco correspondiente de la señal de entrada.

Una vez disparado las salidas del monoestable cambian Q=1; Q=0. Permanecen en ese estado casi estable durante un tiempo Tp, determinado por una red RC, posteriormente regresan al estado inicial estable hasta que sea disparado nuevamente.

Existen dos tipos de MV Monoestables, reactivables y no reactivables

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MULTIVIBRADOR MONOESTABLE

Multivibrador Monoestable No Reactivable

Fig. Multivibrador Monoestable no reactivable, símbolo y formas de onda

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MULTIVIBRADOR MONOESTABLE

Multivibrador Monoestable No Reactivable

Fig. Multivibrador Monoestable Reactivable, símbolo y formas de onda en comparación con un MV Monoestable no reactivable

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MULTIVIBRADOR MONOESTABLE

Dispositivos Reales

Existen versiones de monoestables disponibles en CI: 74121 y 74LS121, contienen un monoestable no reactivable, los CI 74221, 74LS221 y 74HC221, contienen dos monoestables no reactivables, los CI 74122 y 74LS122, contienen un monoestable no reactivable y finalmente los CI 74123, 74LS123 y 74HC123 contiene dos monoestables reactivables.

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MULTIVIBRADOR AESTABLE

Los FF, tienen dos estados estables, por consiguiente pueden definirse como MV Biestables. Los MV Monoestables tienen un solo estado estable. Finalmente existe un tercer tipo de MV, aquel que no tiene estados estables, denominado MV AESTABLE.

Este tipo de circuito lógico cambia sus estados constantemente entre dos estados inestables, el circuito es útil para generar señales de reloj para circuitos digitales síncronos.

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MULTIVIBRADOR AESTABLE

Oscilador con disparo Schmitt

En la figura se muestra la configuración de un MV Aestable empleando un inversor con entrada tipo Schmitt. Se especifican los valores límite de los resistores para generar la oscilación cuya frecuencia está definida por la red RC.

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MULTIVIBRADOR AESTABLE

Temporizador 555 como MV Aestable

El temporizador CI 555, es un dispositivo compatible con la familia lógica TTL, aunque sus aplicaciones son diversas, en la figura se presenta la configuración para operar como un MV Aestable.

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CAPÍTULO VI: FLIP - FLOP

CONTENIDO:

Registro básico de compuertas NAND y NOR

Señales de reloj y Flip-Flops sincronizados por reloj

Flip – Flop S-C sincronizado por reloj

Flip – Flop J-K sincronizado por reloj

Flip – Flop D sincronizado por reloj

Latch D

Entradas Asíncronos

Aplicaciones:

Detección de Secuencias de Entrada

Almacenamiento y Transferencia de Datos

Transferencia de Datos en Serie

División y Conteo de Frecuencia

Dispositivos de Disparo

NANOELECTRÓNICA

El futuro de la microelectrónica es la nanoelectrónica. Algunos trabajos han logrado la primera implementación de nanocircuitos electrónicosprogramables basados en nanocables de germanio y silicio. La intersección de dos nanocables se comporta como un transistor de efecto de campo (FET) que permite la implementación de puertas lógicas y circuitos combinacionales (los llamados NWFET porNanoWire FET). Los autores han fabricado una matriz de puertas programable (PGA) y han “programado” un circuito sumador con acarreo (SUM), un restador con acarreo (SUB), un multiplexador (MUX), un demultiplexador (DEMUX) y un circuito biestable (flip-flop síncrono tipo D). LECTURA COMPLETA RECOMENDADA. “Programmable nanowire circuitsfor nanoprocessors”.