CAP09

CAPITULO 9

Memorias integradas VLSI

9.I. CARACTERISTICAS

Los dispositivos digitales más elementales capaces de almacenar información en forma binaria hansido analizados en el Capítulo 6; como se recordará, éstos son los biestables y los registros dedesplazamiento.

Las memorias son dispositivos capaces de almacenar grandes cantidades de información debidoa que internamente están constituidas por un determinado número de registros que utilizan unasentradas y unas salidas comunes para acceder a todos ellos. La información se almacena en lasmemorias en forma de palabras formadas, normalmente, por uno, cuatro u ocho bits. Cada palabrase almacena en una posición que se identifica con una determinada dirección de memoria expresadanuméricamente en el sistema hexadecimal.

Las características más significativas de las memorias son las siguientes:

. Tiempo de lectura/escritura.

. Cadencia de transferencia.

. Densidad de información.

. Volatilidad.

. Capacidad.

La unidad de memoria, formada por uno o más C1, es básica en rJn sistema programable.Además, estos dispositivos pueden ser utilizados, por sí solos, para implementar circuitos combina-cionales y secuenciales (añadiendo, €n este último caso, algo de lógica SS1).

9.2. CAPACIDAD DE UNA MEMORIA

Entendemos por capacidad de una memoria el número de posiciones y, por tanto, de palabras quepuede almacenar. La capacidad total de una memoria expresada en bits será el producto de lasposiciones m por el número de bits n que componen cada posición:

406

N:mxn

MEMORIAS INTEGRADAS VLSI

oJozOUF

uJoOUFs?ñ=>=PiÍ

uoou')OU

OO

9?

.(E

E0)EC)

oootr

o;o

.9lJ-

óoboEg

"ts<áEocoo;oo

ooo

o=voq=ocLG

.EHo*É. "o3

!

oIfoLtr

q

(, fo<óÉ9o.E5aüo>=

o.=O

,oQ =\<c d<¿

S doYPrEiY oo-u

f6>oóo(r.oa

¡ OCo; !.oc-ooo=óG

3'eHÉo- - a.S

o.9E.o.=o

o=.=O-ol>EA6ff

aooJ

¿rog ELECTRONICA DIGITAL

La operación de selección de una determinada posición de memoria se denomina direccio-namiento. La cantidad de líneas necesarias oara direccionar las rn posiciones será /?1, de tal formaque siempre se cumpla la igualdad:

2nt:m

Las memorias se identifican por el número de posiciones y por el número de bits de cada unade ellas. Los dispositivos de gran capacidad se miden en K's. Un K equivale a 1024 posiciones.La capacídad de una memoria que utiliza n, variables binarias para direccionar todas sus posi-ciones, expresada en K's, será:

2nt - to

9.3. TIPOS DE MEMORIA

En la Figura 9.1 se muestran los diferentes tipos de memorias clasificadas por el modo de acceso,la forma de direccionamiento y la tecnología de fabricación. Nuestra atención en este capítulo lacentraremos en las de acceso aleatorio, tanto de lectura y escritura, conocidas como RAM ( RandomAccess Memory), como en las de sólo lectura, conocidas como ROM (Read Only Memory).

9.4. CONFIGURACION EXTERNA DE UNA MEMORIA

Las entradas y salidas más significativas de un circuito de memoria son las de direccionamiento,las de lectura/escritura de datos y las de control.

En la Figura 9.2 se muestra de forma simbólica una RAM con todos los terminales necesarios.Las ROM no necesitan la entrada de control RlW, que permite leer o escribir en función del nivellógico aplicado. La entrada CS (Chip Select) se utiliza, como veremos más adelante, para seleccio-nar un determinado chip cuando la unidad de memoria está formada por más de un circuitointegrado.

Direcciones --*+n1

Memoria RAM

R/W C.S

Control

Figura 9.2. Representación simbólica de una memoria RAM con sus entradas y salidas.

MEMORIAS INTEGRADAS VLS¡

9.5. EXPANSION DE LA CAPACIDAD Y DE LA LONGITUDDE PALABRA DE UNA MEMORIA

409

Es posible agrupar CI's para expandir la longitud de la palabra del sistema. En la Figura 9.3

se muestra la unidad de memoria de un sistema que requiere una palabra de cuatro bits construidacon CI's cuyas posiciones están constituidas por un solo bit.

Los difererites circuitos pueden €star conectados simultáneamente a las mismas líneas de

dirección y de datos, gracias a las puertas de tres estados que mantienen los CI's que no han sido

seleccionados en el tercer estado o estado de alta impedancia.

Ao-4,

Figura 9.3. Expansión de la longitud de palabra de una unidad de memoria.

Por regla general, la capacidad de un solo CI suele ser insuficiente para satisfacer las necest-

dades de un sistema programable mínimamente complejo. En estos casos es necesario ampliar lacapacidad total, agrupando varios CI's de manera análoga al caso anterior'

En la Figura 9.4 se muestra una unidad de memoria formada por cuatro CI's. Como se puede

apreciat, es necesario utllizar un decodificador externo para realizar la selección del CI al que se

desea acceder para leer o escribir. El número de líneas de direccionamiento necesarias para

seleccionar cada uno de los chips depende del número total de CI's. En este caso, como el número

de circuitos es de cuatro, es suficiente con dos líneas.

Como veremos en los problemas resueltos, las necesidades tanto de RAM como de ROMpueden ser tales que haya que expandir a la vez Ia longitud de palabra y la capacidad de lamemoria.

41O ELEcrRoNrcA DrclrAL

Figura 9.4. Expansión de la capacidad de una unidad de memoria

9.6. ORGANIZACION INTERNA DE UNA MEMORIA

Los circuitos de memoria de tecnologías LSI y VLSI están constituidos básicamente por los

siguientes elementos:

o lJna maÍriz formada por un determinado número de células capaces de almacenar, cada una

de ellas, un bit de información.

. IJno o dos decodificadores para seleccionar cada una de las posiciones de la matriz.

. Un conjunto de buffers formados por puertas de tres estados que gobierna la entrada/salidade datos bajo un circuito de control, al cual se le aplican las señales de lectura/escritura y

selección de chips.

Utilizando los distintos elementos descritos, las memorias se pueden organizar internamente de

dos formas diferentes. La más sencilla se conoce con el nombre de selección lineal. En este caso,

la matriz está organizada en filas y columnas. El número de células de cada fila (número de

columnas) coincide con el número de bits de la palabra, y el número total de filas es igual alnúmero de posiciones de la memoria. Si el dispositivo dispone de z posiciones, el decodificadordeberá ser de rn salidas. En la Figura 9.5 se muestra el diagrama de bloques de un dispositivo conla organización descrita, mientras que en la Figura 9.6 se observa la estructura de la matriz de

dicho dispositivo, formada por 128 posiciones de ocho células cada una.

Posición 0

R/W

MEMORIAS INTEGBADAS VLSI 411

Ao

A,

A2

A^

A4

A5

A6

Figura 9.5. Diagrama de bloques de una memoria RAM de 128 posiciones de ocho bits cadauna, con selección lineal.

D. D. D2 D,

Figura 9.6. Estructura de la matriz de una memoria RAM que utiliza el método de selecciónlineal.

Cuando la capacidad de la memoria es muy elevada, es preferible efectuar el direccionamientopor el método cónocido como selección por coincidencia o doble decodificación. En este caso, los

decodificadores son mucho más sencillos que si la operación se realizase por el método descrito

anteriormente.

Do

D,

D2

D3

qD5

Du,

D,

DoD"DoD,

412 ELECTRONICA DIGITAL

D7 D6 D. D4 D" D2 D1 Do

Figura 9.7. Diagrama de bloques de una ROM de 128x128 bits con selección por dobledecodif icación.

En la Figura 9.1 se muestra el diagrama de bloques de una memoria ROM cuya malriz estáformada por 128 x 128 bits. Esto quiere decir que tiene 128 hlas de 128 bits cada una. Cada filaestá dividida en ocho grupos de 16 bits cada uno. En el primer grupo están situados los bits más

significativos de cada palabra (de ocho bits) y en el octavo los 16 bits de menor peso.

El decodificador de filas es un dispositivo semejante a los que se emplean en la selección lineal.En cambio, el de columnas está formado por ocho multiplexadores de 16 líne¿rs de entrada cadauno. En la Figura 9.8 se muestra la selección de la palabra de ocho bits, a partir de la hlade 128 bits.

Ao

A.A2

A3

A4

A-

A6

As

A,o

A1

A"

A,o

D^

Figura 9.8. Selección

D1

de la palabra de ocho bits.

!rG.oi G

oll9OU0)o

Matriz dememoria

ROM128x128 bits

Decodificadorde columna

Multiplexador16 líneas



MEMORIAS INTEGRADAS VLSI 413

En la Figura 9.9 se muestra el diagrama de bloques del CI 2Il4A, de INTEL, que es una RAMde lectura/escritura órganizada en I 024 palabras de cuatro bits cada una. Las entradas de controlson WE (Write Enabte) y CS. Cuando se aplica un nivel lógico cero u WZ el circuito quedahabilitado para escribir.

A^:-

,:9O,9"oA"-o,@o"9

.-q

.-qV,,

GND

tlo,

t/o,

I /O"

I lo1

@

_@cs

@WE_

Figura 9.9. Diagrama de bloques de la memoria 2114A de INTEL.

Matriz de64 filas y

64 columnas

Circuito deE/S de columna

@;"@.iglg!.

PROBLEMAS RESUELTOS

9.1. Calcular el número de posiciones y el número total de bits de la unidad de memoria de unsistema cuya capacidad total es de 8K x 4 (8K posiciones de cuatro bits cada una).

Solución: Como lK equivale a 1024 posiciones:

m:8 x 1024 :8192 posiciones

La longitud de palabra es de cuatro bits, por tanto:

N : m x n:8192 x 4: 32768 bits

414 ELEcrRoNrcA DrcrrAL

9.2. ¿Cuántas posiciones de memoria se pueden direccionar mediante 12 lineas?

Solución: Utilizando la expresín 2' : m, donde n, es el número de líneas, tendremos:

m : 212 : 4096 posiciones

9.3. ¿Cuántas líneas de dirección son necesarias para seleccionar todas las posiciones de unamemoria de 16K x 8? ¿Cuál será el número total de células de la matriz?

Solución:

a) La primera parte del problema se puede abordar de dos maneras distintas.En primer 1ugar, mediante la expresión 2t : nt, sabiendo que m : 16 x I 024 : 16 384 posi-

ciones, podemos deducir, después de un sencillo tanteo, que /?1 : 14, ya que

2ra : 16 384 posiciones

Por otra parte, sabemos que el valor de la capacidad, expresada en K's vale 2' ro; de estaexpresión deducimos Que n1 : 14, ya que

214-to:24:16K

b) Respondiendo a la segunda cuestión, el número total de células de la mafriz o número total debits que es posible almacenar será

N : m' n : 16384 x 8 : 131072bits

9.4. ¿Cuántos bytes u octetos pueden almacenarse en una memoria cuya matriz es de 128 x 128 bits?

Solución: Un byte u octeto es una palabra de ocho bits. El número total de bits de la memoria será

N:128x128:16384

Como n : 8:

* : Y: {# : 2048 posiciones

9.5. ¿Cuál será la estructura delamatriz de una memoria de lK de capacidad y cuatro bits delongitud de palabra que efectúe la selección por doble decodificación? ¿Cuántas líneas dedirección son necesarias para seleccionar cada una de las palabras?

Solución:

a) El número total de bits o células de la matriz será

N:1024x4:4096bits


La estructura de la mattiz será 64 x 64, ya qte

",/+ox : oq

El número de líneas necesarias para seleccionar todas las posiciones será n, : 10; ya que

al0-10 - 10 - I

9.6. si una memoria tiene una capacidad de 2 048 x 8 bits, calcular:

a) Número de células de la matriz.bi Estructura de la matriz suponiendo que la memoria tenga dos decodificadores'

c) Número de líneas de dirección.d) Número de líneas de datos.

Solución:

a) El número total de células será

N : 2048 x 8 : 16384células

b) La estructura de la matriz será

128 x 128, ya que lrcZt+ : tZZ

El número de líneas de dirección será

nt : ll, ya que 2r1 : 2048

Las líneas de datos serán ocho, puesto que la palabra es de ocho bits'

g.i. para direccionar las posiciones de una memoria se utiliza la notación hexadecimal. Las

65 536 posiciones de una unidad de memoria de un determinado sistema se encuentran entre

las direcciones 0000 (la primera) y FFFF (la última). Calcular las direcciones de las posi-

ciones que ocupan los lugares: a) 5; b) 255; c) 1 024, y d) 32769'

Solución:

a) 0004, ya que la primera será la 0000.

b) 00FE, que corresponde al número decimal 254'

c) 03FF, correspondiente al número decimal 1023'

d) 8000, que corresponde al número decimal 32768'

9.8. ¿Cuántas posiciones de memoria hay desde la dirección 0400 hasta la 11FF, ambas inclusive?

Solución: El número decimal equivalente al 0400 utilizando la expresión polinómica' será

b)

c)

c)

d)

4 x 162 + 0 x 161 + 0 x 160 : 1024

416 ELEcrRoNrcA DrcrrAL

El decimal equivalente al 11FF vale

1 x 163 + 1 x 162 * 15 x 1ó1 + 15 x 160 : 4607

El número total de posiciones existentes entre las direcciones señaladas será

mt:4607 - t024 + l: 3584

9.9. Las necesidades de memoria de un sistema programable son las siguientes: a) una zonade 12K para el sistema operativo; b) una zona para un intérprete de 4K; c) una zona librepara el usuario de 6K, y d) una ROM de 2K.

Dibujar el mapa de memoria indicando la dirección de princ-ipio y la de final de cadatramo, suponiendo que el orden de almacenamiento sea el señalado.

Solución: En el primer tramo hay 12288 posiciones; la primera se encuentra en la dirección 0(decimal) y la última en la dirección 12287 (decimal), cuyo equivalente hexadecimal es 2FFF.

El siguiente tramo comenzaráen ia dirección siguiente; es decir, en la 3000. Como la suma de estetramo más el primero vale 1óK; es decir, 16 384 posiciones, la última dirección será la 16 383 (decimal),cuyo equivalente hexadecimal es 3FFF.

Con el mismo proceso deducimos que los principios y finales de los restantes tramos son, por esteorden: 4000, 57FF, 5800 y 5FFF (Fig. 9.10).

Principio 0000

Fin 2FFF

Principio 3000

Fin 3FFFPrincipio 4000

Fin 57 FFPrincipio 5800

F¡n SFFF

Figura 9.10. Mapa de una unidad de memoria de 24K.

9.10. Dibujar el diagrama de bloques de una ROM de 256 x 4 que utiliza selección lineal.

Solución: Para seleccionar todas las posiciones son necesarias ocho líneas, ya que 28 : 256; portanto, el diagrama de bloques es el que se muestra en la Figura 9.11.

12K

4K

6K

2K


Do

D1

D2

D.

Figura 9.11, Diagrama de bloques de una ROM de 256 x 4'

9.11. Repetir el problema anterior suponiendo, en este caso, que la memoria utlliza selección por

doble decodihcación.

o!oi:

=F!0)OC)o

Bit 0

Matriz32x32

-->

a

a

Bit 31

Bit 31 aaa B¡t

A-A6

A7

Decodif icadorde columna

csBuffer de

tres estados

D3 D2 D1 Do

Ao

A1

A2

A3

A4

A3

AuA7

Ao

At

A2

A3

A^

Posición 0

!GoF

o0)o

Matrizde

256x4B ufferde tresestados

Posición 256

cs

Figura 9.12. Diagrama de bloques de una ROM de 256 x 4


Solución: Las líneas de datos y direcciones son las mismas que en el problema anterior. E1 diagrama

de bloques se muestra en la Figura 9.12.

La matriz tiene 32 x 32 bits; por tanto, cinco líneas de las ocho de dirección se utilizarán para

seleccionar cada una de las 32 filas. Las otras tres se aplicarán al decodificador de columna.

9.12. Una ROM de 1024 x 8 tiene vna matúz de 64 x 128. Determinar el número de entradas y

salidas de cada uno de los dos decodificadores y dibujar el diagrama de bloques de este

dispositivo.

Solución: El decodificador de fila debe tener 64 salidas y, por tanto, seis entradas, ya que 26 : 64.

Al circuito de decodificación de columna llegan 128 líneas, éste será el número de entradas. Las salidas

serán ocho debido a que la longitud de palabra es de ocho bits. Las líneas de dirección necesarias

para \a selección de columna son cuatro, puesto que, en total, las líneas de dirección son 10, ya

que2ro:1024.

Ao

A,

A2

A3

A4

A-

B¡t O

D1 D6 Du Do D3 D' D1 Do

!$o-ó

o¡o!oo

Decodif icadorde columna

Buffer detres estados

Figura 9.13. Diagrama de bloques de una ROM de 1O24 x I


9.13. Dibujar el diagrama de bloques del decodificador de columna de una memoria ROMde 256 x 4 cuya matriz esté formada por 32 x 32 bits.

Solucién: Como la longitud de palabra es de cuatro bits, la estructura del circuito estará constituida

por cuatro grupos de ocho bits cada uno.Si a cada multiplexador se aplican ocho bits, para seleccionar uno de ellos serán necesarias tres

líneas de dirección.

Grupo 4 Grupo 3 Grupo 2 Grupo 1

45 A6 A7

Figura 9.14. Diagrama de bloques de un decodificador de columna

g.14, Tomando como referencia el diagrama de bloques de la memoria 2ll4{ (Fig. 9.9), diseñar

una memoria de lectura/escritura de 1024 x 1 bits. Definir, en primer lugar, el número de

líneas de dirección asociadas a los decodificadores'

Solución: La estructura de la matriz es de 32 x 32; por tanto, las entradas del decodificador de h1a

han de ser 5 (25 : 32). Como para direccionar 1024 posiciones son necesarias 10 líneas, e1 resto,

es decir, 5, se aplicará al decodificador de columna.






Ao

A1

A2

A.

A1

Figura 9.15. Memoria de lectura/escritura de 1O24 x 1.

9.15. Describir las características de una ROM utilizada para implementar un decodihcador BCDde siete segmentos. Dibujar el diagrama de bloques con las entradas y las salidas.

Solución: La tabla de verdad del decodihcador es la siguiente:

oo-

=+Eo)o!0)o

Au 46 A7 A8 As

Tabla 9.1. Tabla de verdad del Problema 9.15

Núm.Entradas Salidas

BA C D defsha c

01

2

3

45

6

7

8

9

0000000100100011010101010110011110001001

1111110011000011011011111001011001110110110011111111000011111111110011

MEMORIAS INTEG RADAS VLSI

a

a

a

Las variables de entrada se asignan a las entradas de dirección de la ROM.Los valores de salida del decodihcador se obtienen por las líneas de datos de la ROM.La longitud de palabra de la ROM ha de ser, al menos, de siete bits.El número de palabras de la ROM ha de ser, al menos, de diez. En general, para el diseño de

decodilrcadores el número de palabras mha de ser 2'', siendo r, el número de variables de entrada.

Las diez primeras palabras de la ROM se grabarán con los valores indicados en las salidas de latab1a.

Figura 9.16. Decodificador BCDIT segmentos implementado con una ROM de 16 x 8.

9.16. Diseñar un contador bidireccional de dos bits utilizando biestables tipo D y una ROM.

Solución: En primer lugar es necesario construir 1a tabla de transiciones

Tabla 9.2. Tabla de transiciones del Problema 9.16

Control Estado actual Estado futuroEntradasbiestables

R Q' Qn Q' Qo Dl Do

0000I1

1

1

001

1

001

1

01

0

1

0

1

01

01

1

01

00

1

1

01

01

01

0

01

1

0

i001

1

01

01

01

0

Las entradas de dirección de la ROM se utilizan como variables de entrada (R y estado actual

de Q, y Qo) y las salidas de datos como entradas de los biestables. En las ocho primeras posicionesde la ROM se graban los valores de las columnas D, y Do.

En realidad, la ROM sustituye al circuito combinacional que requieren los biestables para compor-tarse como un contador síncrono.

421

a

b

d

fsNC

B

D

Do

D1

D2D^

D4D-D.D.

A3

A2

A,

Ao


Figura 9.17. Contador de dos bits implementado con ROM de 8 x 2.

9.17. Construir una unidad de memoria ROM de 512 palabras de cuatro bits cada una utilizandodispositivos de 512 x 1. Determinar las líneas de dirección necesarias.

Solución: Son necesarias nueve líneas (o bits) de dirección, ya que 2e : 512. E\ diagrama de bloquesde la unidad se muestra en la Figura 9.18.

Ao-4"

D3

Figura 9.18.

D2

Unidad ROM de 512

D1

x !,.

A2

RoM Do

A1 8x2D1

An

MEMORIAS INTEGRADAS VLSI

9.18. Diseñar una unidad de RAM de 1K x 8 con CI de 1K x 4.

423

Solución: Los bits de selección necesarios son 10 (21o : 1024). El circuito se muestra en la Figura 9.19

Ao-4"

R/W

cs

Figura 9.19. Unidad de RAM de 1K x 8.

Por primera vezttilizaremos en 1a Figura 9.19 la conexión de elementos; se hace mediante un canal,denominado técnicamente bus, qte no es ni más ni menos que un conjunto de conductores quetransportan señales eléctricas de un mismo tipo. Los buses de un sistema programable son los de

direcciones, de datos y de control.

9.19. Construir una ROM de 8K x 4 mediante dispositivos de 2K x 4.

Solución: En este caso es necesario ttibzar un decodificador para la selección del CI al que nosqueremos dirigir.

Ao-Aro

4.,

4,,

E

Figura 9.20 tr'' ¡ar 'r POM de 8K x 4


9.20. Dibujar el diagrama de bloques de una unidad de memoria de lectura/escritura (RAM)de 1K x 8 y construida con elementos de 512 x 4.

Solucién: Figura 9.2I.

Ao-4"

Figura 9.21 . Unidad RAM de 1K x 8.

9.21. Diseñar una unidad de memoria para un sistema con microprocesador de ocho bits. Lasnecesidades son 4K de RAM y 4K de ROM. Los circuitos disponibles son de 2K x 4 paramemoria de lectura/escritura y de 2K x 8 para la memoria de sólo lectura.

Solución: Parala RAM se necesitan cuatro circuitos de 2K x 4 y para la ROM es suhciente con dos;por consiguiente, el número total de dispositivos es de seis.

Como los circuitos RAM son de cuatro bits por posición, es necesario seleccionar dos circuitossimultáneamente. El primero contendrá los cuatro primeros bits del óas de datos (Do-D) y el segundolos cuatro restantes (Do-Dr).Por tanto, las líneas de selección que se precisan son cuatro exclusiva-mente. Sin embargo, hemos optado por ut:tlizar un decodificador de tres entradas y ocho salidas conel fin de disponer de cuatro líneas de selección libres, por si se desea ampliar 1a memoria total de1

sistema.En la Figura 9.22 se muestra la unidad de memoria completa. Las líneas RIII/ y la entrada de

inhibición/habilitación E del decodificador se conectan al microprocesador a través de un sencillocircuito de lógica cableada.


Do-D,

R/W

4.,Ar.Ar"

Disponibles para selecciónde otros circuitos

Figura 9.22. Unidad de memoria formada por 4K x 8 de RAM y 4K x 8 de ROM.

@

!a

EoOoo

PROBLEMAS PROPUESTOS

9.22. ¿Cuántas palabras pueden almacenarse en una memoria de 64K?

Solución: 65 536 palabras.

9.23. ¿Cuál es el número de células de una memoria de 2K x 8 (2K de capacidadpalabra)?

Solución: 16 384 células.

9,24. El bus de direcciones de un sistema es de 20 líneas. ¿Cuántas posiciones

direccionar?

Solución: | 048 576 posiciones.

9.25. Calcular e1 número de líneas que son necesarias para direccionat 64K

Solución: 16 líneas.

y 8 bits de longitud de

de memoria se pueden


9.26. ¿Cuántas palabras de cuatro bits es posible almacenar en una matriz de 64 x 128?

Solución: 2048 palabras.

g.27. Una memoria de 128 x 8 realiza la selección por coincidencia. Determinar la estructura delamattizy el número de líneas de dirección necesarias.

Solución: 32 x 32;,7 líneas.

g.28. Disponemos de una ROM de 4K x 4 que contiene dos decodilicadores internos (uno de hla y otrode columna). Calcular: a) número total de bits que puede almacenar; b) la estructura de la matriz;

c) número de líneas de dirección necesarias, y d) número de líneas de datos'

Solución: a\ 16384; b) 128 x 128; c) 12 lineas; d) 4.

9.29. ¿Cuáles son los números decimales (base 10) correspondientes a las direcciones de memoria, expresadas

en hexadecimal, siguientes: 0F, FF, 4000, lABC?

Solucién: 15l- 255; 16384; 6844.

9.30. Calcular el número total de posiciones existentes entre las direcciones 00FF y FF00, excluidas ambas.

Solución: 65 024 posiciones.

9.31. Dibujar el diagrama de bloques de una RAM de 128 x 8 que tiene un solo decodihcador.

9.32. Dibujar el diagrama de bloques de una ROM de 2K x 4 con selección por coincidencia.

9.33. Representar 1a estructura interna de una ROM cuya matriz es de 32 x 32 y la longitud de palabra

de cuatro bits.

9.34. Representar la estructura interna del decodificador de columna de una ROM de 1K x 8.

9.35. Diseñar una memoria de lectura/escritura de 128 x 2.

9.36, Implementar con una ROM un decodilicador 4116. lndicar el número de posiciones que son necesarias,

así como el contenido de cada una de ellas. Dibujar el diagrama de conexión con sus correspondientes

entradas y salidas.

g.37. Construir un contador de décadas con biestables Z y una ROM para implementar la lógica combi-

nacional.

9.3S. Conectar cuatro elementos RAM de lK x 1 para construir una unidad de memoria de lK x 4.


9.39. Diseñar una unidad de memoria (ROM) de 64K x 8 a partir de dispositivos de 8K x 8'

L g.lO. En un determinado sistema programable se requiere una ROM de 2048 x 8 y una RAM de 4K x 8'

Los dispositivos disponibles son de 1K x 8 para la ROM y de 1K x 4 para la RAM. Representar la

unidad de memoria completa.

"/g.41. Representar el diagrama de bloques y el circuito de selección de una unidad de memoria compuesta

poi uru RAM de iOf , g y una ROM de 16K x 8 construida con elementos de 4K x 8 (la RAM)

y de 8K x 4 (la ROM).

APEN DICE

Encapsulados y características de la serie TTLde integrados digitales(Cortesía de Texas lnstruments)

sN5400 tJ)sN54H00 lJ)sN54L00 (J)

SN54LS00 {J, W)

sN54S00 (J. yvl

sN7400 fJ, N)SNT4HOO tJ, NlsN74L00 {J. N)SN74LS00 (J, NlsN74S00 {J, N)

sN5402 {J}

sN54L02 (J)

SN54LS02 (J, W)sN&so2 {J w)

sN7402 (J. N) SNs402 (Wl

sN74L02 {J, N) SN54L02 (T)

sN74LS02 (J. NlsN74SO2 lJ N)

sN540¿ (J) SN74M (J, N) SN5404 [¡,/]sN54H04 (J) SN74H04 {J, N) SN54H04 (W)

SN54LM (Jl SN74LO4 (J, N) SN54L04 {T)sN54LS04 (J, W) SN74LS04 1J, N)sN54504 (J, Wi sN74504 {J, N)

HEX INVERf ER BUFFERS/ORIV€RSWITH OPEN,COLLECfOFHIGH.VOLTAGE OUTPUÍS

06

Y.Á

SN54O6 (J, w) SN7¡t06 {J, N)

428

APENDICE 429

HEX SUFFERS/ORIVERSWITH OPENCOLLECTOBHIGH,VOLTAGE OUfPUTS

07p6itive Iogicl

sN7407 {J, N}

OUADRUPLE 2'INPUTPOSITIVE-AND GATES

08

p6irivs lo0ic:

Y=AB

sN5408 lJ, Wl sN7408 {J. N)

sN54LS08 {J, W)

sN54S08 (J, W)

sN74LS08 iJ, N)sN74S08 {J, N)

fRIPLE 3'INPUfPOSIT¡VE.NANO GATES

,10

p6¡tivo log¡cl

Y=A8a

sN54r0 tJ)sN54H10 {J)

sN54L10 {J}sN54LS10 (J, W)

sN54S10 lJ, wl

sN74r0 {J. NlsN74H10 {J, N)

sN74L10 {J. N)

sN74LS10 (J, N)

sN74510 iJ, Nl

TRIPLE 3.INPUIPOSITIVE-ANO CATES

fl

pGilivo logic:

Y=ABC

sN54H1 1 {J)

sN54Ls1 1 (J, W)

sN54Sl 1 {J, Wl

sN74H1 1 iJ. NlsN74LS1 1 lJ. N)

sN74S11 (J, Nl

sN54H11 lW)

TRIPLE 3.INPUTPOSIfIVE.NAND GATESYVITH OPEN.COLLECTOR OUIPUTS

12

pd¡tiYe logic:

Y=ÁBasN5412 {J, W} sN7412 {J N)

sN54LS12 {J. W) sN74LS12 (J, N)

sN54r 0 {w}sN54H10 (W)

sN54L10 1T)


HEX SCHMITT.TRIGGERINVERTERS

t4

p6¡t¡v€ lo0ic:

Y=Á

sN5414 lJ, r¡rl SN7414 {J. N}sN54LS14 (J, Wl SNr4t-.S14 lJ, N)

TRIPLE 3.INPUfPOSITIVE.ANO GATESIVITH OPEN{OLLECTOF OUTPUTS

15

P€itlva log¡c:

Y-ÁBC

sN54H15 {J, W} SN74H15 lJ, N}SN54LS15 (J. W) SN74LS16 (J, NlsN54S16 {J. yV) SN74S15 {J, N)

OUAL 4.INPUTPOSITIVE.NANO GAf€S

20

Fa¡tiv. logic:v. ÁEE6

sN5420 (J)

sN54H20 (J)

sN54L20 lJlsN54LS20 lJ. W)

sNs4s20 {J. w)

sN7420 lJ, N)sN74H20 {J, N}sN74L20 {J. N)SN74LS20 lJ, N)sN7ds20 {J, N)

v€c ñc la

sN5420 (W)

sN54H20 (W)

sN54L20 fT)

NC No rnre.nal conñectio¡

OUAL ¡¡.lNPUTPOSITIVE.ANO GATES

21

po3it¡Ys lq¡c:Y - ABCD

NC-No lñterñal cónñ6cilon

SN7¡|H2l lJ, NlsN74LS21 (J, N)

OUAL ¡¡.lNPUTPOSI fIVE.NAND GATESWITH OPEN.COLLECTOR OUTPUTS

22

p6iiiv. lq¡c:Y = ABCD

sN5¡122 (J, w) sN7422 {J, N} SN54H22 (w)sN5¡H22 (Jl SN7¡!H22 (J, N)sN5.LS22 (J, W| SN74LS22 tJ, NlSN54S22 {J. W} SN74S22 lJ- N) Nc-No int.rnát connectioñ

APENDICE 431

OUAI 4.INPUTPOSITIVE.NOH GAfESI,\IITH SfROBE

25

p€¡llvr log¡c:

Y - 61Á;E;c;ói

sN5425 (J, fV' SN7¡r25 {J, r¡}

TRIPLE 3.INPUTPOSITIVE.NOB GATES

27

p6ilive logic:y = A+8t+C

sN5427 lJ, W) sN7427 lJ. N)sN54LS27 {J. vV) SN74LS27 (J. N)

&INPUTPOSITIVE.NANO GATES

30

pG¡tivb lo{ic:v = racDEfcH

SN543O (J) SN743O lJ, N) SN5430 {W}

SN54H3O (J) SN74H3O {J. N) sN54H30 (W}

SNS4L3O {J) SN74L3O {J, N} SN54L30 (T}

sN54LS30 (J, v'.l) SN74LS30 lJ, N)

SN54S30 (J, W) SN74S30 (J, N) Nc-No internal

OUAORUPLE 2.INPUTPOSITIVE'OR GAT€S

32

ritiva lqic:Y=A+B

sN5432 {J, W} SN7432 (J, N)

SN5¡|LS32 (J, W) SN74LS32 (J, Nl

SN5¡¡S32 fJ. W) SN'4S32 (J, N)

OUAORUPLÉ 2'INPUfPOSITIVE.NOR AUFFERSWITH OPEN-cOLLECfOR OUIPUfS

33

Y=A+8sN5433 (J, W) SN7433 (J, N)

sNs¡rLS33 {J, W) SN74LS33 (J. Nl


OUAL ¡[-INPUTPOSIIIVE.NAND BUFF€RS

40

po¡tiva lol¡c:Y=mcD

SN5¡140 (J)

sN54H40 {J)

sN54LS40 (J.Wl

sN549rO lJ, W)

SN7¡r40 {J, Nl SN5440 {W)

sN74H40 {J, N) SN54H40 (W}

SN74LS40 {J, N)SN74S40 1J, Nl Nc-No inrs.nar coñnect,oñ

4 LINE,TO-'IO.LINE OECODERS

42 BCD-TO,DECIMAL

EXCES5.3-TO-DEC IMA L

EXCESS.3-G R AY-TO.DEC IMAL

43

44

sN5442A (J, W) SN7442A {J, N)

sN54L42 {J) SN74L42 (J, N}sN54LS42 {J, Wt SN74LS42 lJ, N)

SN5¡I43A (J, Wl SN7443A (J, N)sN54L43 lJ) SN74L43 {J. N}SN5444a (J, wl SN74¡|4A (J. N)sN54L44 (J) SN74L44 1J. N)

ACD TOS€VEN'sEGMENT DECOOERS/ORIVERS

46 ac¡rve-low.opEN-coLLEcroR, 3GV ourpurs

47 oclu, r ow,oPF\roLtrcloR, l5v nuIPLrs

sN5¿46A {J, W)

sNs4L46 {J)

sN5447A (J, W)

SN54L47 {J)sN54LS47 (J,9{)

sN7446A {J, N)sN74L46 {J, N)sN7447A (J, N)sN74L47 (J, NiSN7¡lLS47 (J, N)

ACD-TOS€VEN.sEGMENT DECODERS/DRIVERS

48 ,*ra""or "uLL

uP ourPurs

sN7448 1J. N)sN74LS48 (J Nl

APENDICE 433

INPUTS ÓUTPUTS

CLEAA CLOCK J K ooLXXXHJ1 LLHJ-LHLHJLLHH J']_ H H

os óoHLLH

TOGG LE

'73,'H73,'L73FUNCTION fABLE

sN5473 (J. Wl SN7473 {J, N}sN54H73 lJ. W) SN74H73 {J, N}

sN54L73 (J, T) SN74L73 (J, N)

SN54LS73 {J, W} SN74LS73 (J, N}

CLEAR CLOCK J

L

H

H

H

H

H

XXX]LL1 H ,L¡LH¡HHHXX

LHog ooHLLH

TOGC LE

uo uo

OUAL D.TYPE POSITIVE.€DGE.TRIGGEREO FLIP.FLOPS WITH PR€SET ANO CLEAR

FUNCÍION TABLE

INPUTS OUTPUTS

PBES€f CLEAF CLOCK O ooL

H

L

H

H

H

H

L

L

H

H

H

X

X

X

X

X

H

L

X

I

L

HLLH

H' H'HLLHo^ü sN5474 (J) sN7474 (J, N)

sN54H74 {J) SN74H74 (J. N)sN54L74 (J) SN74L74 {J, NlsNsLsT4A {J, W) SN74LS74A (J. N)sN54S74 {J. Wl SN74S74 (J. N)

sN5474 (W)

sN54H74 {W)

SN54L7¡r (Tl

OUAL J.K FLTP.FLOPS !1'ITH PRESET AND CLEAR

76'16.',!i16

FUNCTION TABLE

H' H'

oo 6oHL

TOG6LE

sN5476 {J. W) SN7476 {J, N)

sNs4H76 (J. W) SN74H76 lJ, N)

sN54LS76 iJ. W) SN74LS76 {J, N)

GATEO FULL AOOERS

8 0 3á;::."""Ji-T$; ! J fl i""',#,',-"'

FUNCfION TABLE(S.o Not¡ 1,2, rnd 3)

INPUTS OUNUTS

c-s A C^+r ! !LLLLLHLHLLHHHLLHLHHHLHHH

HHLHLHHLHLHLHLHLHLLHL

sNs480tJ) sN7480(J.N)

H - h¡ch levdl, L - Low lev.l

doTES 1. n= Á.+ Át+ Ai 42.B= ac+ Bü+ 81 82.2, Wh€n Ai i! u.od ai ¿n iñput, A1 ó. 42 m!3t b€ low. Wh6ñ Bn is

u¡od ó5 sn ióput, B1 or 82 mus¡ b€ low.

3. Whón 41 snd A2 or A1 and 82 ar€ u.6d a¡ iñputs, An or B'",

¡olpectiv€lV, mu¡l bo op€ñ o¡ !¡od ro gerlorm dot-AND lo9rc, sNgao{w)


2-BIf BINARY FULL ADOERS

82

sN5482 (J. Wl SN74t2 (J, Nl

NC-NO lnlarórl conñ*t¡oñ

4.ÉIT BINARY FULL AOOERS WITH FAST CARRY

83

SNt¡|83A U. ñlSN7¡lLS83A (J, N)

4-BIT MAGNITUO€ COMPARATORS

85

ñr!r .¡qaúi rNP!rs

sN5485 {J, W)

SN54LS85 lJ, W)

sN54S85 lJ, Wl

sN7485 {J, N)

SN7óLS85 {J, N}

sN74585 (J, N)

sN54L85 lJ) sN74L85 (J, Nl

OUAORUPLE 2-INPUT EXCLUSIVE.OR GATES

86 "=AoB-AB+AE

sN5486 (J, WlSN54LS86 {J. Wl

SN54SA6 1J Wl

sN7486 (J, N)sN74LS86 iJ. N)sN74S86 lJ. N)

FUNCTION TABLE

H - high l.val, L - low l€vol

APENDICE

SN549OA {J, W) SN749OA (J, N)

sN54L9o {J. T) SN74L90 (J, N}

sNs4LSgo {J. w} sN74LS90 (J, N)

ñC - No rntérñal connectlon

435

DECADE COUNTE RS

90 o,u,or-t".t*o AND DtvtDE BY FtvE

DIVI DE,BY.TWELVE COUNTERS

92 o,u,ot-ut.t*o AND DrvrDE,BY srx

sN5492A (J, W)

sN54LS92 tJ, W)

SN7492A {J, N)

sN74LSg2 (J, N)

4.AII BINARY COUNfERS

93 o,u,ot-4".4*o AND DrvrDE By.ErGHr

SN5493A {J, W) SN7493A (J, N)

sN54LS93 {J.W) sN74LS93 {J. N)

4.BIf SHIFT RECISTERS

I 5 to*ott-aa rñ/PARALLEL ouiSHIFf RIGHT,SHIFT L€FTSERIAL INPUT

sN5495A (J. w) SN7,|96A (J, NlsN54LSg58 (J, W) Sñ74LS958 lJ, N)

FUNCTION IABLEI NPUfS OUTPTJTS

CLEAF CLOCK J K ooLXXXHILLHIHLHILHHIHHHHXX

LHog ooHLLH

fOGGLE06 óo


OUAL J.K POSITfVE.EDGE.fRIGGEREO FLIP-FLOPS WITH PRESEÍ ANO CLEAR

109 FUNcrro^¡ raBL€INPUfS ÓUfPIJT

PRESEf CL€AR CLOCK J K (]0L

H

L

H

H

H

H

H

L

L

H

H

H

H

H

xX

xxXXXXLLHLLHHHXXL

HLLH

H' H'LH

TCGGLE

os 09HLon on

sN54109 (J, Wl SN74r09 lJ, N)sN54LSt09A (J, W) SN74LS109A tJ,N)

}TO.8 LINE OECODERS/MULTIPLEX€RS

r38

sN54LSr38 (J. W) SN7/¡LSt38 {J, N)sN54S138 {J, Sr) SN74S138 (J, N)

ECO.TO.OFCIMAL OECOOER/ORIVER

141 DRrvEscoLD.cArHoDEINOICATOR TUEES

sN74l41 {J, N)

BCD,TO.OECIMAL DECODERS/DRIVERS FOR LAMPS- RELAYS, MOS

145 BcD.ro DECTMAL

sN54145 (J, W) SN74r45 (J, N)sN54LSl45 {J, W) SN74LSr45 (J, W)

1O-LINE OECIMAL TO 4LINE ACD PRIORITY ENCODERS

147

sN54147 lJ, t/l SN74147 1J, N)sN54LS147 (J, Wl SN74l47 (J, N)

NC No 'ñrerñal conñecrroñ

APENDICE 437

8.LINE.TO.3.LIN€ OCTAL PRIORITY ENCODERS

t48

sN74148 (J, N)SN74LSI48 IJ. N}

1.OF.16 DATA SELECTORS/MULTIPLE,XE RS

t50

sN54150 {J. W) SN74150 J. N)

t.OF.8 DATA SELECTORS/MULTIPLEXE RS

r5r

sN54LS151 {J,W) SN74LS151 (J.N}

sN54S151 (J,W) SN74S151 {J,N)

1.OF-8 DATA SELECTORS/MULf IPLEXE RS

152

DUAL 4-LINE fO 1 LINE DATA SELECÍORS/MULTIPLE

r53

ERS

sN54153 (J. Wl sN741s3 {J. N)

sN54Lr53 tJ) SN74Ll53 iJ, N)

SN5¿LS153 lJ- W) SN74LS153 iJ, N)

sN54S1s3 {J. W) SN745153 (J, N)


4.LINE TO 16,LINE DECOOERS/DEMULTIPLEXERS

154

sN54154 {J, W) SN74154 lJ, N)

sN54Lr54 (Jl SN741154 (J. N)

OECOOE RS/OEMU Lf IP LEX E RS

OUAL 2. fO 4 LINE DECODER

DUAL I. IO 4.L1NE DEMULTIPLEXER

3, fO 8,LINE D€CODER

I, fO 8,LINE OEMULfIPLEXER

15 5 rorErr¡-PoLE ourPUrs

156 oPEN,coLLEcroRourPUrs sN54155 (J, W) SN74155 lJ, N)sN54LS155 tJ, W) SN74LS155 (J, N)sN54156 (J, W) SN74156 (J, N)sNs4LS156 {J W) SN74LS156 {J. Ni

OUAD 2. TO 1.LINE OATA SELECfORS/MULTIPLEXERS

157 NoNTNVEBTED DA'A ourPUrs

158 TNVERTED DA'A ourPurs

sN54157 (J, WlsN541157 {J)SN54LS157 (J, W)

sN54S157 (J, W)

sN54LS1s8 {J. W}

SNs¡rS158 {J. w)

sN74t57 {J, N)sN74Lrs7 (J, N)sN7¡¡LS157 {J, N)sN54S1 57 (J, NlSN7¡¡LS15E (J. NlsN74S158 lJ, N)

4. TO lELIN€ DECOOERS/D€MULTIPLEXERS

t59 oPEN-coLLEcroRourPUrs

sNs4'1sg (J l,{} SN7¡1159 {J. N)

APENDICE 439

SYNCHnONOUS 4-8rÍ COUNf ERS

,l60 DEcADE. olREcr cLEAR

l6l BTNARY, orREcr cL€AF

162 D€.ADE.sYNcHFoNouscLEAF

163 BTNARY sYNcHRoNous cLEAR

9.BIT OOD/EVEN PARITY GENERATORS/CHECKERS

180

ffiil l;fii- - ' *'"''t lltll ri'"'" '-"ts llllll"^".''.^:'4llffi--;;iu;- ''

iliiiririt ;l ililirili :lSN54162 (J, W) SN7'1162 (J, NlSN54LS162A {J, W) SN74LSl62A (J, N)

:ffni{'l;" iiiriü#ü....-r,--#ü;---.--Ens @ffil

tl f*l llil| ,Iilll I I ' ,r¡rr ,Nrur ¡v¡\ ooD I llrr I

-t__r---r---r--- Ilffi

_ .ffi";i '*:**:,;,-:"ít *"^+

@ll r---'i-:. +-1

llrrlllllt,,llllll L---' I

llW

ilili:iiu;l i,ry¡-r E RS Gra¿m--:--Gñ-fi-6¡rffil' --l-.*=J.-J={-i- I lllll-^llllill'lllll L--IY.i:-i'r ll

+.r¡ndnfuild'

--a-: '_

sN54192 {J. W} sN?4',192 {J, N)

sN54L192 (J) sN74192 (J, Nl

sN54Ls192 (J,W) SN74LS192 (J N)

sN54193 (J. W) sN74l93 {J, Nl

sN54Lr93 (Ji sN74Ll93 {J, N)

sNs4LS193 lJ. Wi sN74LSls3 (J. Ñ)

SYNCHRONOUS UP/DOWN COUNTERS

lg0 BcD

191 BLNARY

SYNCHRONOUS UP/OOWN DUAL CLOCK COUNTERS cr,-+ñ J:-I-:_G;6-Tü

I I 2 BcD wrrH cLEAR

I I 3 BTNARY wrrH cLEAR

44O ELEcrRoNrcA DrGrrAL

4 BIT

194

BIDIRECTIONAL UNIVERSAL SHI FT REGISTERS

sN54194 lJ, W) SN74r94 tJ. N)sN54LS194A (J, W) SN74LSt94A lJ, N)SN54s194 {J, w} Sr'¡)¿sr9¿ l¡. ll)

OUAO 2.INPUT EXCLUSIVE+¡OR GATES WIIH OPEN{OLL€CTOR OUTPUTS

266

P6¡t¡v. logic; Y = A-@l- ¡6 1¡g

sNs4LS266 {J, Wl SN74LS266 (J, N)

B¡bliog ratía

1. Libros y manuales

ANGULo, J. M.: Electrónica digital moderna. Paraninfo, Madrid, 1983.

ARRrncl, J.; nn ANooArN, G., y DrrnnrnunNTo DE Srsrsr,tns Er¡crnóuIcos y DE CoNrnor:Problemas de electrónica digital. Escuela Universitaria de Ingeniería Técnica de Telecomunica-ciones, Madrici, 1990.

Escu¡ra UNrvsnsrrnnrn ns INronuÁrrcn on MnoRIo: Ejercicios de sistemas digitales. Madrid,1981.

G¿.scóN on ToRo, M.; Lrlr HnnNÁNonz, A., y PnrNnoos Boros, Y.: Problemas prácticos de diseño

lógico. Paraninfo, Madrid, 1990.

Gn P¡,ou,r,e, A. J.: Electrónica general. Dispositiuos y sistemas digitales. McGraw-Hill, Madrid,1990.

M.I.NDADo, E.: Sistemas electónicos digitales. Marcombo, Barcelona, 1984.

M.LNoloo, E.: Problemas de electrónica digital. Marcombo, Barcelona, 1977.Muñoz MnnlNo, E.: Circuitos electrónicos. Tomo 4. Escuela Universitaria Superior de Ingenieros

de Telecomunicaciones, Madrid, 1981.

Pnz Huc¡r, A.: Circuitería básica en TTL. Marcombo, Barcelona, 1979.

Rauos F¡nNÁN¡nz, A., y Relros RonnÍcunz, A: Automatismos digitales. Diseño lógico binodal.

Paraninfo, Madrid, 1982.

RooRÍcunz, A.; RosIno, M.; Cnnln^Lrro, R.; SnnRANo, T., y BraNco, P. J.: Práctícas de electróni'ca. Sistemas digitales: principios y aplicaciones. McGraw-Hill, Madrid,l99l.

Taun, H.: Circuitos digitales y microprocesadores. McGraw-Hill, Madrid, 1991.

ToKHErrr, R. L: Principios digitales. McGraw-Hill, Madrid, 1990.

2. Catálogos

MoroRou SrIrrrcoNoucroRs: Fd-rl and LS TTL Data. Gran Bretaña, 1987.

NarroNar S¡urcoNoucrons ConpoRArroN: Logic Databook Volúmenes I y II. EE. UU., 1984.

Prrrllps: Electronic Components and Materials. TTL Logic Series.T¡xns INsrnuunNrs: The TTL Data Book for Design Engineers. ltalia, 1976.

Tnx¡,s INsrnutrnNrs TTL Aduanced Low-Power Schottky, Aduanced Schottky Volúmenes I y II.1989.

441

lndice analítico

Absorción, 2, 3

Activación,por flanco, 228,231por nivel, 228,230

Algebra de Boole,complementaciín, 1,2definición, 1

multiplicación, 1, 2

postulados, 2

propiedades oPeraciones, 1

suma, 1, 2

teoremas, 2, 3

Armadura de un relé, 372

Arranque,asíncrono de un circuito secuencial, 289

síncrono de uir circuito secuencial, 288

Autómata,de Mealy,279de Moore, 278

Autómatas hnitos, 278

Automatismos,circuito de mando, 366

circuito de Potencia, 366

clasificación, 365

con ciclo de trabajo, 368

dehnición, 365

no programados, 366

programados, 367

sin ciclo de trabajo, 368

trabajo en ciclo único, 368

Base, 125

Biestables,asíncronos, 228

cronogramas, 236

D,230,231,237definición, 228

Edge triggered,23lJK,229,231,236

latch,23OMaster-Slaue, 23IRS, 229, 231,235síncronos, 229

T,229,236Binario, 126

Binario nalural,126Boole, álgebra, 1

Características de transferencia, 65

Cargabilidad, 66

Circuito combinacional, 164

Circuito secuencial síncrono, 278

Circuitos secuenciales, 228

Clasificación integrados, 164

Clasificación integrados combinacionales,Codihóadores,

con prioridad,166,179definición, 165

sin prioridad, 165

Códigos,BCD Aiken, 134. l9lBCD exceso en tres, 134,217BCD natural, 134, 183, 191

BCD ponderados, tr34

binarios, 132

Gray, 132,218Johnson, 133

Comparadores binarios, 17 5, 212

Contactos NA, 372

Contactos NC, 372

Contadores,asíncronos, 232,253definición, 232

síncronos, 232

Convenio niveles lógicos, 1, 65

Conversiones,binario a decimal 127

binario a hexadecimal, 129

165

443

444 tNDtcE ANALrlco

binario a octal,129decimal a binario, 128

decimal a octal, 130hexadecimal a binario, 131

hexadecimal a decimal, 132

hexadecimal a octal, 132octal a binario, 131

octal a decimal, 130octal a hexadecimal, 131

Convertidores de código, l7l,193Cronogramas , 67, 236Culata de w relé,372Chip select, 408

De Morgan, 3

Decodihcadores,ánodo común, 167

cátodo común, 167, 189,213definición, 167,182excitadores, 167

no excitadores, 167

Diagrama de flujo de un autómata, 280,28tDiseño de,

autómatas ftnitos,279circuitos digitales, 68contadores asíncronos, 253

Divisor de frecuencia, 236

Ecuación maxterms, 3

Ecuación minterms, 3

Entrada de,

emergencia, 369marcha, 368parada, 368rearme, 369

Escala de integración. 164

Esquema de bloques de un automatismo, 366Estados,

de enfrada,278de salida, 278equivalentes, 281

internos, 278

Familia l6gica, 66Fan out,66Flip-Flops,23lForma dual de una ley,2Formas canónicas de una ecuación, 3

Formas de arranque, 287

Hexadecimal, 126

Implementación de funciones lógicas,con decodihcadores, 169, 183

con multiplexores, 172, 203con pulsadores y contactores,3T2con puertas, 66, ó9con puertas NOR, 66, 82con puertas NAND, 66, 80

Implementar un tipo de biestable con otros243

Indiferentes en una función lógica, 31

Inmunidad al ruido, 65Integrados,

LSI, 164

MSI, 164SSI, 164VLSI, 164

Leyes de,absorción,2, 3

absorción gener alizada, 6transposición, 3

Mapa de memoria, 416Mapas de Karnaugh,

de cinco variables,27, 49de cuatro variables, 27, 41de dos variables,27,32de tres variables,27, 33

deftnición,27para OR exclusiva, 93representación de ecuaciones, 28, 32simplihcación de indiferentes, 108

l|daftiz de memoria,410Maxterms, 3

Memoria,capacidad, 406características, 406direccionamiento, 408expansión de la capacidad,409expansión de la longitud de palabra, 409organización, 410tipos, 407, 408

Método de inducción complefa,2Minterms, 3

Módu1o de cuenta,232Multiplexores , l7l, 202N{ultiplicación en binario natural, 153

Niveles lógicos, 65Noise margins, 65

Obtención de la ecuación de una función, 3

Obtención de la ecuación maxterms, 4, l7Obtención de la ecuación minterms, 4, 17Octal 126Operadores lógicos, 63

tipos,

Principio de funcionamiento de un relé, 371

Principio de funcionamiento de un contactor, 371

Propagatíon delaY, 65

Puertas lógicas.AND, 63, 64 :

Buffer, 64

características de transferencia, 65

cargabilidad, 6ó,

definición, 63

imply,64inhibit,64inmunidad al ruido, 65

inversora, 63

multiplicadora, 63

multiplicadora negadora, 63

NAND,63,64NO, 63, 64

NOR, 63, 64

NOR EXCLUSIVA,63,64oR,63, 64

OR EXCLUSIVA,63,64suma exclusiva, 63

suma exclusiva negada, 63

sumadora, 63

sumadora negadora, 11

tiempo de ProPagación, ó5

R/W,408RAM,408Registro de almacenamiento, 265, 266

Registro de desPlazamíento, 234

Resta en binario natural, 153

Restador, 178

ROM,408

Selección celda de memoria lineal, 410

Selección celda de memoria por coincidencia' 411

Semirrestador, 215

Semisumador, 176

Simbología de,

contactores, 370

..tNDrcE ANALlrlco 445 f

pulsadores, 369

relés,371representación de puertas integradas, 63, 64

representación de puertas l6gicas, 63, 64

Simplificación de,

ecuaciones, 4

ecuaciones en mapas de Karnaugh,2T' 43

ecuaciones método algébraico, 4

ecuaciones método litblular, 4,27

ecuaciones tablas de Quine-McCluskey, 29

Sistemas de numeraci6¡' 125' ,,Suma en binario BCD' 15ó ¿"

Suma en binario natural, 153

Sumador total,177

Tablas de,agrupamientos base' 30

agrupamientos Primer orden, 30

agrupamientos segundo orden, 30

estados, 282

excitación, 283

Quine-McCluskeY' 29

reductora final, 31

transiciones (uéase tabla de excitación)

verdad,2verdad, obtención partiendo de una ecuación' 13

Tecnología,CMOS,66de apoyo, 66

de base, 66

fabricación, 66

MOS,66TTL, 66

Teorema de De Morgan, 3

Tiempo de ProPagación, 63

Variables,anuladoras, 367,3'18creadoras, 36'7' 378

¿

lógicas, 1

vi.,r"utiraio. led de riete segmentos, 168' 189' 213

q

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