ANÁLISIS Y DISEÑO COMBINACIONAL Tema 3: CIRCUITOS … · ∗ El consumo de potencia es uno de los...

Dpto. Tecnología Electrónica, U. Sevilla. Fundamentos de Computadores A&D Combinacional 1

FC

ANÁLISIS Y DISEÑO COMBINACIONAL

Tema 3: CIRCUITOS DE CONMUTACIÓN:

ANÁLISIS Y DISEÑO DE CIRCUITOS COMBINACIONALES

Contenido

* Puertas y circuitos de conmutación. Puertas lógicas integradas: tipos y parámetros de conmutación.

* Análisis lógico de circuitos combinacionales.

* Objetivos y conceptos básicos en el diseño de circuitos de conmutación.

* Pasos en el proceso de diseño. Obtención de tablas de verdad a partir de otras descripciones.

* Realizaciones en dos niveles. Método de reducción mediante el mapa de Karnaugh.

* Funciones incompletamente especificadas.

Bibliografía- M. Morris Mano y Charles R. Kime: Caps. 2 y 3- V. P. Nelson et al: Caps. 2 y 3- C.H. Roth: Caps 5, 6, 7, 8- J. Wakerly: Caps. 3 y 4 - C. Baena et al: Caps. 3y 4


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ANÁLISIS Y DISEÑO COMBINACIONALPuertas y Circuitos de conmutación

∗ PUERTAS (gates): Circuitos electrónicos que hacen una operación simple

INVersor (NOT); AND; OR; XOR; NAND; NOR

∗ CIRCUITOS DE CONMUTACIÓN: Circuitos formados por puertas y conexiones.Las salidas son funciones de las entradas:

En los próximos temas nos centramos en los circuitos combinacionales

COMBINACIONALES (sin memoria) SECUENCIALES (con memoria)

a

b F = a · b

G = a + b

S

R

q

q

q, q = función (S, R, historia pasada)F, G = función (a, b)

>1

>1

>1

>1


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ANÁLISIS Y DISEÑO COMBINACIONALTecnologías electrónicas

∗ El componente electrónico básico es el transistor. Hay diferentes tecnologías parafabricar transistores y, para cada tipo, diferentes formas de hacer puertas.

∗ Familia lógica: Conjunto de puertas con una determinada tecnología, que hace quelos parámetros eléctrico-temporales de todas las puertas sean similares.Dentro de una familia, hay subfamilias.

Grupo III - V

Ge

Si

MOSFET

BJT

pMOSnMOSCMOS

TTLestándarSLS ...

Grupo IV

GaAs

ECL{ { {{ {

BiCMOS

BJT:Bipolar Junction Transistor

TTL: Transistor Transistor Logic

S: Shottky (speed)

LS: Low power, Shottky

ECL: Emitter Coupled Logic

MOSFET: Metal-Oxide-Semiconduc-tor Field-Effect Transistor

CMOS: Complementary MOS

BiCMOS: Bipolar-CMOS


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ANÁLISIS Y DISEÑO COMBINACIONALEncapsulados de Circuitos Integrados

1

1 2 3

23 ... 7

14 ... 98

DIP o SOIC

2 3 4 5 6 71

13 12 11 10 9 814

Muesca Identificador pin 1

T i p o

Pines

ChipEncapsuladode plástico


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ANÁLISIS Y DISEÑO COMBINACIONALPlaca DIGILAB con distintos encapsulados


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ANÁLISIS Y DISEÑO COMBINACIONAL6 bits Flash A/D Converter [Weste]

CableCore Pad


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[Hennessy & Patterson]

Obleas de 6 pulgadas

246 dados de 0.86 x 0.6 cm2

Cypress CI7C601

80 dados de 1.6 x 1.0 cm2

Intel 80486


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ANÁLISIS Y DISEÑO COMBINACIONALMicrofotografía del primer circuito integrado comercial

Un biestable con 4 transistores y 2 resistencias

(Fairchild 1961)


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Procesador MIPS 4000 con 1.3Mtransistores

Dado de 1.5 x 1.1 cm2


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Núm

ero

de te

rmin

ales

I/O

Lon

gitu

d de

pue

rta

(nm

)

Número de Transistorespor chip (x106)

´ Áre

a de

l chi

p (m

m2 )

ASIC

Microprocesador Microprocesador

ASIC

Evolución de los Circuitos Integrados

200

400

600

800

1000

1200

1600

1400

1000

2000

3000

4000

6000

5000

200

400

600

800

1000

1400

1200

0

50

100

150

200

250

300

400

350


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ANÁLISIS Y DISEÑO COMBINACIONALTérminos por la densidad de integración

∗ SSI (Small-Scale Integration)∗∗ ~ 10 puertas∗∗ Ejemplos: Puerta integradas (ver página siguiente)

∗ MSI (Medium-Scale Integration)∗∗ ~ 100 puertas∗∗ Ejemplos: Subsistemas integrados: multiplexores, decodificadores, contadores, registros, PLDs simples

∗ LSI (Large-Scale Integration)∗∗ ~ 104 transistores (miles de puertas)∗∗ Ejemplos: Primeros microprocesadores, Memorias RAM/ROM de gran capacidad, PLDs (Programmable

Logic Devices) y FPGAs (Field-Programmable Gate Arrays)

∗ VLSI (Very Large-Scale Integration)/ULSI (Ultra Large-Scale Integration)∗∗ > 104 puertas∗∗ Ejemplos: Los actuales microprocesadores, memorias, SOCs (Systems On Chip), ASICs (Applied Specific

Integrated Circuits), FPGAs, ...


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ANÁLISIS Y DISEÑO COMBINACIONALRepresentación lógica de los Circuitos Integrados:

ECL

CMOSserie 40xx

10107 (3xXOR/NOR)10102 (4xNOR-2)

4002 (2xNOR-4) 4050 (6xBuffer)

Informaciónen hojas de

características

Alimentación:Vcc[1/2], VddGND, VEE, VSS

891011121314

7654321

+ 5V

GND

Tipo 7404 (6xINV)

891011121314

7654321

+ 5V

GND

Tipo 7400 (4xNAND2)

& &

& &

TTL


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ANÁLISIS Y DISEÑO COMBINACIONALParámetros de conmutación

∗ Niveles lógicos H y L. Márgenes de ruido

∗ Lógica positiva y negativa

∗ Tiempos: 1/de propagación o retraso/retardo y 2/ de transición

∗ Fan-out y Fan-in

∗ Potencia consumida

∗ Tipo de salida: estándar; wired-OR/AND; Alta Impedancia (HI: High Impedance)


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ANÁLISIS Y DISEÑO COMBINACIONALNiveles de tensión

x z

x z0 11 0

Comportamiento lógico

Comportamiento temporal (x atípica)

x

z

5 volt

0 volt

LH

Característica de transferencia (Vx cuasiestática)Vz (Vout)

Vx (Vin)L H

Vin

0

VccVout

0

Vcc

L

H

VILmáx VOLmáx

VIHmín

VOHmín

VHtíp

VLtíp

Compatibilidad In/Out


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ANÁLISIS Y DISEÑO COMBINACIONALMárgenes de ruido

Vin

0

VccVout

0

Vcc

VILmáx VOLmáx

VIHmín

VOHmín

VHtíp

VLtíp

NMH: Noise Margin H

NML: Noise Margin L

Valores en tipo 74LSxx VIHmín = 2 VVILmáx = 0.8 VVOHmín = 2.4 VVILmáx = 0.4 V

MNH = 0.4 V

MNL = 0.4 V


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ANÁLISIS Y DISEÑO COMBINACIONALLógicas positiva y negativa

?ab

z

Comportamiento observadoen laboratorio

¿Qué puerta es?

a b zL L LL H LH L LH H H

a b z0 0 00 1 01 0 01 1 1

a b z1 1 11 0 10 1 10 0 0

Lógica NegativaH=0 y L=1

a b z0 0 00 1 11 0 11 1 1

Lógica PositivaH=1 y L=0

AND OR

& >1


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ANÁLISIS Y DISEÑO COMBINACIONALTiempos de transición y de propagación o retraso/retardo

tr tf

90%

10%

100%

Transiciones enuna señal

tr o tLH: Tiempo de subida (rise) o de L hacia Htf o tHL: Tiempo de bajada (fall) o de H hacia L

Propagación por una puerta

tPHL tPLH

5 0%

in

out

tPxx: Es el tiempo de Propagacióno de retraso (delay: td, δ, Δ, etc.)

Valores en tipo 74LSxx: tPLH: 11 ns (típico) y 22 ns (máximo)tPHL: 7 ns (típico) y 15 ns (máximo)

(Carga 400 Ω y 15 pF)


FC

ANÁLISIS Y DISEÑO COMBINACIONALFan-out y Fan-in

Fan-out: Carga (máxima) a la salida de una puerta. Suele darse en número de conexiones.

...

12

3

nmáx

Si se necesitan más conexiones hay que usar Buffers

Fan-in: Número (máximo) de entradas a una puerta.

Si se necesitan más entradas hay que hacer un circuito123

nmáx

que funcione “asociando” la función de la puerta

123

∗•••

•••

•••

∗

∗∗•••


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ANÁLISIS Y DISEÑO COMBINACIONALPotencia consumida

∗ CONSUMO DE POTENCIA: Gasto energético al operar. Se disipa en forma de calor.

∗∗ Dinámica, Pdynamic: Consumo cuando a, b, z conmutan (actividad de conmutación).

∗ El consumo de potencia disminuye al bajar Vcc y la actividad de conmutación (menor frecuencia).

∗ El consumo de potencia es uno de los más graves problemas de los circuitos integradosVLSI/ULSI.

VccVcc

GND

IccP = Vcc · Icc

a

bz∗ COMPONENTES DE POTENCIA:

∗∗ Estática, Pstatic: Consumo cuando a, b, z son

constantes


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ANÁLISIS Y DISEÑO COMBINACIONALComparación cualitativa de las familias

Parámetro TTL ECL CMOS

Inmunidad al ruido Media-baja Muy baja Muy alta

Velocidad Alta Muy alta Media-alta

Densidad de integración Media Muy baja Muy alta

Consumo de potencia Medio Muy alto Muy bajo

Presencia actualBajando; aún es apreciable en SSI/MSI

Sólo en apli-caciones muy

específicasMuy alta en VLSI/ULSI


FC

ANÁLISIS Y DISEÑO COMBINACIONALTipos de salida

ESTÁNDAR: No interconectar salidas entre sí

ALTA IMPEDANCIA, HI: (High Impedance)

Similar a unSalida triestado (tristate): 0, 1 y HI

•••

En

ab

z

En 1 z(a, b,...) = 0 o 1

0

z

HI

Símbolo

Funcionalidad

interruptoreléctrico

01

01

1

01

HI

0

UsoE1

E2

E3

z

E1 E2 E3 zz1

z2

z3

1 0 0 z1 0 1 0 z2 0 0 1 z3 0 0 0 HI


FC

ANÁLISIS Y DISEÑO COMBINACIONALEstándar 91-1984

Entradas Salidas

Símbolodispositivo

****

****

* Califica terminalFlujo por defecto

1a z = a

1a z = a1a z = a

1a z = a 1a z = a

a

b

z = a · b&

a

b

z = a · b&

a

b

z = a + b>1

a

b

z = a + b>1

a

b

z = a ⊕ b=1

a

b

z = a ⊕ b=1

& >1a

b

c

d

z = a · b + c · d

& >1a

b

c

d

z = a · b + c + d

General

Ejemplos


FC

ANÁLISIS Y DISEÑO COMBINACIONALTema 3: CIRCUITOS DE CONMUTACIÓN:


Contenido








FC

ANÁLISIS Y DISEÑO COMBINACIONALAnálisis de circuitos combinacionales

* Tipos de análisis:

** Lógico: Debe dar una expresión algebraica, un mapa o una tabla y, en algunoscasos, una descripción verbal.Se realiza avanzando de entrada hacia salida con tablas o/y expresiones(otras formas: de salida hacia entrada; por razonamiento lógico)

** Temporal: Debe dar un cronograma (dibujo en el tiempo) de entradas y salidas. Se realiza avanzando de entrada hacia salida por niveles de puertas Cada puerta usa un modelo de retraso: ideal, unitario, etc.

** Coste: número de niveles, de puertas y de conexiones

** Otros: Consumo de potencia, eléctrico, etc.

Estructura(circuito)

Funcionalidad(operación)

Análisis

Diseño


FC

ANÁLISIS Y DISEÑO COMBINACIONALEjemplos de analísis lógicos

Baena 3-7a

&

> 11

x

z

y

& &

> 1

f

Para describir verbalmente:

A

B

C

D

&

=1

&

=1ai

bi

ci

>1 ci+1

Si

SHA

cHA

Ej. 2Ej. 1

&&

&

&

a

b

F


FC

ANÁLISIS Y DISEÑO COMBINACIONALModelos de retraso

&

Real

&

Δ

Modelo simple usual (Back-End)

Ideal

Modelo ideal: Δ = 0

Modelo unitario: Δ = 1Nudointerno

Nudointerno no observable

a

bc

z za

bc

a = 1, y bc

Nudointerno = zideal

z

Δ = 1


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ANÁLISIS Y DISEÑO COMBINACIONALEjemplos de análisis temporal

Analice temporalmente el circuito de la figura, para los modelos ideal y de retraso unita-rio, cuando las excitaciones de entrada son:

a/ b = 1; c = 0; y a una señal cuadrada

b/ b = 0; c = 1; y a una señal cuadradac/ b = 1; c = 1; y a una señal cuadrada

&&1a

b

c

z


FC



Contenido







BibliografíaM. Morris Mano y Charles R. Kime: Caps. 2 y 3; P. Nelson et al: Caps. 2 y 3; C.H. Roth: Caps 5, 6, 7, 8;J. Wakerly: Caps. 3 y 4; C. Baena et al: Caps. 3y 4


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OBJETIVOS Y CONCEPTOS BÁSICOS EN EL DISEÑO DE C.C.

Diseño o síntesis: Dada la DESCRIPCIÓN FUNCIONAL, obtener el CIRCUITO

Objetivos:• Encontrar un proceso de diseño válido para cualquier función combinacional• El circuito debe ser ÓPTIMO frente a algún criterio de diseño• El proceso debe ser lo más sistemático posible

Criterios de diseño: Son posibles muchos criterios realistas (reducir retraso o consumo,o aumentar la testabilidad o robustez o fiabilidad,...) pero aquí adoptamos el siguiente

Criterio de coste:1. Reducir el número de puertas2. Reducir el número de conexiones


FC


Restricciones y Redefinición del Criterio de coste

Restricciones:• Independencia de tecnologías, empaquetados o librerías de celdas• Disponibles las entradas en doble rail (x, x)• No se consideran limitaciones de fan-in ni de fan-out• Circuitos en dos niveles de puertas: AND-OR y OR-AND

Redefinición del Criterio de coste:1. Reducir el número de puertas ⇒ Menor número de términos-P (Expresiones sp)

Menor número de términos-S (Expresiones ps)2. Reducir el número de conexiones ⇒ Menor número de literales

Las expresiones sp (o ps) que cumplen 1 y 2 son las óptimas


FC


PROCESO DE DISEÑO: Pasos en el proceso de diseño

1. De la primera descripción, obtener alguna descripción formal

2. De la descripción formal, obtener la descripción formal adecuada al

procedimiento que se va a usar:• Mapas de Karnaugh • Σ(mi) o Π(Mi) para Quine-McCluskey• Otros (Εsp/Εps para Tysson, etc.)

3. Aplicar el procedimiento y obtener la Εsp (Εps) óptima

4. Implementar el circuito AND-OR (OR-AND)

Aquí desarrollaremos el método de Mapas de Karnaugh


FC


Obtención de tablas de verdad a partir de otras descripciones

Guías para obtener la primera descripción formal:

• Determinar las variables (booleanas) de entrada y especificar el significado de sus valores 0 y 1

• Igual, para las variables (booleanas) de salida

• Obtener alguna descripción formal. Para ello elegir la más adecuada a la descripcióndel enunciado

• De esa descripción, obtener el mapa de Karnaugh (o, si se usa otro método,la descripción formal correspondiente)


FC


Ejemplo 1

Una información de 3 bits debe ser enviada mediante mensajes con paridad par. Obtenga la función que genera el bit de paridad par.


FC


Ejemplo 2

Se reciben grupos de 4 bits que corresponden a un mensaje con paridad par. Determine la función “E”, la cual indica si el mensaje es erróneo. Determine también la función “V”, la cual indica que el mensaje es válido.


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Ejemplo 3

Un producto viene en cajas con 4 paquetes, con 3 unidades cada uno de ellos. Determine la función lógica que indique el número mínimo de paquetes a abrir ante una solicitud de N unidades (0 < N < 12).


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Ejemplo 4

Ana ve la televisión (TV) los días festivos, si es antes de las 11 de la noche y no es un reality show. También la ve los días laborables si ha terminado sus deberes, pero nunca desde las 11 de la noche en adelante. Determine una función que indique cuándo Ana ve la TV.


FC



Contenido





* Realizaciones en dos niveles. Reducción mediante el mapa de Karnaugh.


BibliografíaM. Morris Mano y Charles R. Kime: Caps. 2 y 3; P. Nelson et al: Caps. 2 y 3; C.H. Roth: Caps 5, 6, 7, 8;J. Wakerly: Caps. 3 y 4; C. Baena et al: Caps. 3y 4


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REALIZACIONES EN DOS NIVELES

IMPLICANTES/IMPLICADAS

IMPLICACIÓN/CUBRIMIENTO: Para dos funciones F y G de las mismas variables,

G implica a F si y sólo si todos los 1’s de G son también 1’s de F

• O sea, “G(x) ⊆ F(x)” ⇔ “∀x/ G(x) = 1 ⇒ F(x) = 1”

• También se dice que F cubre a G o que G está cubierta por F

• Ejemplos:

00 01 11 100

10 0

01

1 11 1

F

00 01 11 100

10 0

01

0 10 1

G

c ababc 00 01 11 10

0

10 0

11

0 01 0

H

abc

G ⊆ F H ⊆ F


FC


• ¿Y lo dual?: “Todos los 0’s de G* son también 0’s de F*”,

¿dedicamos otra definición a este caso, como “G* 0-implica a F*” ( G* ⊆0 F*)?

• No vamos a hacer el desarrollo dual (implica ≡ ⊆1 y 0-implica ≡ ⊆0) por ser

innecesariamente complejo, aunque perderemos algo de rigor (ver abajo).

• En adelante sólo usaremos la definición de implicación dada (implica ≡ ⊆ ≡ ⊆1)

Para funciones completamente especificadas, si una función F1 implica a otra F2, entonces es totalmente correcto decir, o bien que F2 0-implica a F1, o bien que F2 está implicada por F1 -esto es, que “todos los 0’s de F2 son también 0’s de F1”. En el ejemplo de las funcionesanteriores se observa que G implica a F [esto es F está implicada por G] y que F 0-implica a G:

Completamente especificadas: “ G ⊆1 F” ⇒ “F ⊆0 G”El siguiente ejemplo muestra que eso no es correcto para funciones incompletamente especificadas:

00 01 11 100

10 d

d1

0 d1 0

F3

abc 00 01 11 10

0

1d d

01

0 11 0

F4

abcF3 ⊆ F4

F4 ⊆0F3

Incompletamente especificadas: “ G ⊆1 F” ⇒ “F ⊆0 G”


FC


Definiciones básicas para una función F

Implicada, I0

I0 es una implicada de F si y sólo si:

1) I es un término suma

2) I está implicada por F, F ⊆ I

Implicante, I

I es una implicante de F si y sólo si:

1) I es un término producto

2) I implica a F, I ⊆ F EJEMPLOS para la función H(abcd):

00 01 11 10ab

cd00

0111

10

1 1 0 00 1 1 00 0 1 10 0 1 1

H

00 01 11 10ab

cd00

0111

10

0 0 0 00 1 1 00 0 0 00 0 0 0

b·c·d

00 01 11 10ab

cd00

0111

10

1 1 1 11 1 1 10 0 1 10 0 1 1

a + c

b·c·d es Implicante de H a + c es Implicada de H

Ejercicio. Verifique que las siguientes expresiones no son ni implicantes ni implicadas de H: “ b+c+d ” ; “ b·d ” ; “ b·c·d + a·c ”


FC


Orden de las Implicantes (igual para implicadas)

• Adyacencia: 2 mintérminos adyacentes forman una Implicante-orden1; 2 Implicantes-orden1 adyacentes forman una Implicante-orden2; y así sucesivamente.

• Siempre cubren 2k celdas: a mayor k, menor nº de literales (→ menor coste)

Orden Número de 1’s que cubren

Nº de literales F de n vbles.

Ejemplos 5 vbles.

Implicante Cuántas hay:

0 (mintérminos) 1 = 20 n a·b·c·d·e 32

1 2 = 21 n - 1 a·b·d·e 80

2 4 = 22 n - 2 a·b·e 80

3 8 = 23 n - 3 b·e 40

4 16 = 24 n - 4 b 10

5 32 = 25 n - 5 1 1

k 2k n - k


FC

ANÁLISIS Y DISEÑO COMBINACIONALEjemplos de (Implicantes e implicadas)

00 01 11 10ab

c0

1

00 01 11 10ab

c0

1

00 01 11 10ab

c0

1

a+b+c

a·b·caa a·c

a+ca·ba+b

b·c

b+cc

c

b

b

Los mapas de 4 variables contienen varios mapas de 3

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10


FC


00 01 11 10cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

ab


FC


00

0111

10

000 001 011 010 110 111 101 100

00

0111

10

000 001 011 010 110 111 101 10000

0111

10

000 001 011 010 110 111 101 100

00

0111

10

000 001 011 010 110 111 101 100


FC


00 01 11 10ab

cde

000

001

011

010

110

111

101

100

00

0111

10

000 001 011 010 110 111 101 100

00

0111

10

000 001 011 010 110 111 101 100


FC


...y más definiciones de implicantes

* Implicante prima de F, IP: Es una Implicante de F que no está cubierta por ninguna otra Implicante de F

* Mintérmino distinguido de F: Un mintérmino de F es distinguido si sólo es cubierto por una sola Implicante Prima

* Implicante prima esencial de F: Una IP de F es esencial si cubre a algún mintérmino distinguido

00 01 11 10ab

cd00

0111

10

1 1 0 00 1 1 01 1 0 00 1 1 0

F

00 01 11 10ab

cd00

0111

10

1 1 0 00 1 1 01 1 0 00 1 1 0

F

a·b·d es I, pero no IP:

a·b·d ⊆ a·b

1 : mint. distinguido

IPs esenciales

IP, pero no esencial


FC


Expresión suma de productos óptima

TEOREMA:

La expresión suma de producto óptima de una función F se obtiene sumando-OR un

conjunto de implicantes primas (IPs) de F de forma que:

1. Contenga al menor número de IPs que cubran completamente a F

2. Contengan el menor número de literales

PROPIEDADES

* Todas las IPs esenciales están en la expresión suma de producto óptima

* El menor número de literales se consigue eligiendo las IPs de mayor orden.


FC


Expresión producto de sumas óptima

* Es una extensión dual de lo referido para la suma de productos:

1 ↔ 0; sumas ↔ productos

Implicante ↔ Implicada [informalmente, implicantes de 0’s]

* Los otros conceptos son comunes: agrupaciones de celdas, IP esencial, expresión

mínima,...

Expresión óptima

Es la de menor coste entre las expresiones sp mínima y ps mínima


FC


Procedimiento mediante mapas de Karnaugh

* Sobre el mapa-K, seleccionar todas las IP’s esenciales

* Seleccionar el menor número de IP’s para cubrir la función, eligiendo para ello

las de mayor orden

* Escribir la expresión sp resultante

∗∗∗∗∗ No dibujar todas las IP’s, sino sólo las que se necesiten

* Ejemplo: F = Σ (0, 2, 3, 4, 5, 10, 11, 13, 14, 15)

00 01 11 10ab

cd00

0111

10

1 11 1

1 1 11 1 1

F

00 01 11 10ab

cd00

0111

10

1 11 1

1 1 11 1 1

F

1º 2º 3ºF = a·c + b·c + a·c·d + b·c·d


FC


Realizaciones dos niveles

∗ Las realizaciones en 2 niveles tienen muchas estructuras distintas. Las básicas son:

1. Cubriendo los 1’s de F: F = Fsp = P1 + P2 + P3 + ... ; con Pn = x · y · ...

Estructuras AND-OR; NAND-NAND; AND-wiredOR

2. Cubriendo los 0’s de F: F = Fps = S1 · S2 · S3 · ... ; con Sn = x + y + ...

Estructuras OR-AND; NOR-NOR; OR-wiredAND

∗ Siendo G = F (los 1’s de G son los 0’s de F y los 0’s de G son los 1’s de F):

3. Obteniendo Gsp (cubrir los 0’s de F como si fueran implicantes de 1’s):

F = NOT (G) ⇒ Estructuras AND-OR-INV (AOI), AND-NOR, NAND-AND

4. Obteniendo Gps (cubrir los 1’s de Fcomo si fueran implicadas -implicantes de 0’s-):

F = NOT (G) ⇒ Estructuras OR-AND-INV (OAI), OR-NAND, NOR-OR


FC


FUNCIONES INCOMPLETAMENTE ESPECIFICADAS

∗ Las celdas Φ se usan como más conviene:

∗∗ Se incluyen para formar las agrupaciones de mayor orden (≡ con más celdas)

∗∗ No hay que cubrirlas (aunque puede hacerse)

∗ Ejemplo: F = Σ (1, 13, 14, 15) + d(5, 8, 12)

00 01 11 10ab

cd00

0111

10

0 0 - -1 - 1 00 0 1 00 0 1 0

F

Fsp = a·b + a·c·d ⇒ 5 y 12 se hacen 1

Fps = (a+c)·(c+d)·(a+b) ⇒ 8 y 12 se hacen 0

Fsp y Fps son distintas, aunque ambas sean solución de F


FC


CUESTIONES FINALES

Realización de funciones de múltiples salidas

* Las funciones de múltiple salida dependen de las mismas variables. Los circuitos tienen varias

1.- Cada función se optimiza por separado2.- Si resultan implicantes comunes, hay que compartirlas

...

...

...

......

salidas que dependen de las mismas entradas.

⇒ Se ahorran puertas compartiendo implicantes

** ¿Qué hacer? Usaremos el método aproximado siguiente:

...

00 01 11 10

F

abc

0

11 1 0 01 1 1 0

00 01 11 10

G

abc

0

10 0 1 10 1 1 1

F

G

bc

a

a>1

&>1


FC


Eliminación de las restricciones de único rail, fan-in y fan-out

∗ Siempre se obtiene la forma sp/ps mínima y se corrige sobre ese circuito

Único rail:Se usa un INV para x

x

xx

Fan-in limitado Fan-out limitadoSe usan buffersSe asocian puertas para formar

una del mismo tipo lógico:

Asociativas (AND, OR):

...No-asociativas (NAND, NOR):Hay que formar el circuito en

cada caso

&

&&


FC


Realizaciones con Circuitos Integrados SSI/MSI

∗ Los circuitos integrados comerciales SSI/MSI tienen varias puertas del mismo tipo:

Por ejemplo: el CI 74’00 tiene 4 puertas NAND de 2 entradas

∗ Si, p. ej. sólo se utilizan dos NAND-2, sobrarán otras dos puertas (el 50% del CI)

∗∗ Hay que buscar reutilizar las puertas de los CI’s, esto es, hacer el mayor número de

operaciones con las puertas de los CI’s que se hayan utilizado ya

Ejemplo: En único railF = a·b + a·c

ab

c

1F

&

&

&&

¼ 7400

¼ 7400¼ 7400

¼ 7400Sólo un

7400


FC


Otras formas de obtener las expresiones óptimas

∗ Los mapas-K sólo son útiles para hacer a mano funciones de pocas variables (<6)

∗ Las formas sp/ps se pueden obtener mediante otros procedimientos como:

1.- Método Tabular o de Quine-McCluskey

2.- Método de Tisson o basado en el consenso

∗ Otras formas en dos niveles universales, como la de Reed-Muller para AND-XOR

∗ Son muy importantes las formas multiniveles (más de 2 niveles):

∗∗ Formas suma de productos de sumas [de productos de sumas de...]

∗∗ Formas productos de sumas de productos [de sumas de productos de...]

∗∗ Con sólo NAND (o sólo NOR), incluso con fan-in limitado

∗∗ Con XOR-XOR-... y/o XOR

ANÁLISIS Y DISEÑO COMBINACIONAL Tema 3: CIRCUITOS … · ∗ El consumo de potencia es uno de los...

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