AlGaN/GaN HFET における電流コラプス現象の発生機構に関する...

平成 21 年度修士論文

AlGaN/GaN HFET における

電流コラプス現象の発生機構に関する研究

副査

主査審査

担当

教員

平成 21 年度 (2010年3月）

指導教員

クラス

担任

修了年月

番号

徳島大学大学院先端技術科学教育部博士前期課程

システム創生工学専攻電気電子創生工学コース

修士論文

副査

主査審査

担当

教員

平成 21 年度 (2010年3月）

指導教員

クラス

担任

修了年月

番号

徳島大学大学院先端技術科学教育部博士前期課程

システム創生工学専攻電気電子創生工学コース

修士論文

井川裕介

平成 21 年度修士論文内容梗概電気電子創生工学コース

研究題目 AlGaN/GaN HFET における電流コラプス現象の発生機構に関する研究

氏名井川裕介

1. まえがき AlGaN/GaN HFET は、高効率電力変換デバイ

ス、高周波・高出力デバイスとして期待されている。

しかし、高電圧印加後におけるドレイン電流の低下、

電流コラプス現象と呼ばれる、安全性・信頼性の問

題があり、更なる高性能化を阻害する要因となって

いる。本研究では、デバイスシミュレーションと実

測を行い解析し、電流コラプス現象の発生機構を明

確化することを目的とした。 2. シミュレーション解析一般に、電流コラプス現象の定量的評価としてピ

ンチオフ電圧付近の電流値減少を用いることが多

い。ニー電圧と呼ばれるこの付近での電流減少につ

いて、高電圧印加によるドレイン側ゲートエッジ表

面での負電荷堆積の効果が原因と想定して、2 次元

デバイスシミュレーションを用いて解析を行った。

構造は、チャネル長 1μｍの AlGaN/GaN HFETの表面に、表面準位を想定した表面層、ドレイン側

ゲートエッジに負の固定電荷を仮定したものである

(図 1)。デバイスシミュレーションにより、負電荷堆積に

よるホール蓄積が見られ、これが表面電位を固定す

ることから仮想ゲートが形成されていることがわか

った。それによりID-VD特性において、ニー電圧付近

の電流値減少が起こり、二段階飽和特性が得られる

ことがわかった。また、負電荷の堆積距離、表面

準位の深さを変えることで電流コラプス特性が変化

することがわかった(図 2)。また、チャネル電子濃度

分布から、金属ゲート部と仮想ゲート部のピンチオ

フが飽和特性に関係していることがわかった。 3. オープンゲート構造 HFET 測定負電荷の堆積の状況を検証するため、AlGaN 表面

の保護膜を変えたオープンゲート構造 AlGaN/GaN HFET を作成し、ストレス電圧と呼ばれる高電圧を

印加する測定をした。ストレス電圧印加前後での電

流値の変化から、負電荷堆積によるチャネル幅の減

少値が測定できる。測定から、各サンプルの負電荷

堆積距離の平均が 200～615nm とわかった。この値

は、保護膜の有無・種類依存性があった(図３)。 4. まとめ

AlGaN/GaN HFET における表面起因の電流コラ

プス現象について、デバイスシミュレーションを用

いて、表面における負の固定電荷と表面準位による

ピンニングで、仮想ゲート効果によるニー電圧付近

での電流コラプス現象の発生機構を説明できた。ま

た、負帯電の量・堆積距離の影響を把握できた。測定では、オープンゲート構造 HFET を用いるこ

とで、ストレス電圧による電流値の変動と、その変

動値から負電荷堆積距離が測定された。本研究により、表面準位に起因する電流コラプス

現象の理解が深まり、改善への指針が得られるよう

になるであろう。

【大野(泰)研究室】

図 1. シミュレーション構造図 2. デバイスシミュレーションによるID-VD特性図 3. 負電荷堆積距離測定結果

µm1 µm1µm1

負電荷距離

GateAlGaN

GaN

Sapphire

S D

LNC

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0 10 20DRAIN VOLTAGE(V)

DR

AIN

CU

RR

EN

T(m

A/μ

m)

0

100nm

200nm400nm

600nm

LNC

ET From Valence Band 1.0eV VG=0V

0

100

200

300

400

500

600

700

800

900

1000

-5 -4 -3 -2 -1 0

GATE VOLTAGE(V)

負電

荷堆

積距

離(n

m)

S iN水素含有量多SiN水素含有量少なし

SiO2

保護膜実線矢印…往路破線矢印…復路

目次第１章序論

1.1 本研究の背景………………………………………………………………………..2 1.2 本研究の目的と意義………………………………………………………………..3 第２章デバイスプロセス

2.1 プロセス計画………………………………………………………………………..6 2.2 プロセスフロー……………………………………………………………………...7

2.3 ポストアニール…………………………………………………………………….10 第３章測定結果

3.1 電流コラプス現象の測定…………………………………………………………..12 3.2 ストレス電圧印加測定……………………………………………………………..12 3.3 オープンゲートによる解析……………………………………………………….16

第４章 2 次元デバイスシミュレーション

4.1 ゲートエッジ負帯電による電流コラプス現象の DC 解析……………………..23 4.2 仮想ゲート型電流コラプス現象の小信号シミュレーション…………………. 32 4.3 負電荷帯電箇所によるID-VD特性………………………………………………..35

第 5 章 SPICE 回路シミュレーション

5.1 解析構造…………………………………………………………………………….. 38 5.2 SPICE 上での表面準位の表現…………………………………………………….39 5.3 SPICE 解析モデル………………………………………………………………….40 5.4 解析結果……………………………………………………………………………. 41 5.5 まとめ……………………………………………………………………………….. 44

第６章総括 6.1 まとめ……………………………………………………………………………….46 6.2 今後の展望…………………………………………………………………………..46

謝辞

第 1 章序論

本章では、化合物半導体の現状や課題を紹介し、同時に AlGaN/GaN HFET の電流コラプ

ス現象の問題点の概略を紹介し、本研究の目的と意義を述べる。 1.1 本研究の背景 1.1.1 化合物半導体への期待近年、ユビキタスサービスへの需要や関心を背景に、通信技術の高速・大容量化が求め

られている。また、地球環境保護を背景に、電力の高効率変換が望まれている。これらの

要望を実現する次世代デバイスとして、窒化ガリウム(GaN: gallium nitride)や炭化ケイ素

(SiC: Silicon Carbide)を代表とする化合物半導体が注目されている[1]。 GaN や SiC などの化合物半導体が注目される理由としての主な理由は、従来のシリコン

よりワイドバンドギャップに起因する高絶縁破壊耐圧、AlGaN/GaN ヘテロ界面における高

いチャネル濃度、高飽和速度が上げられる。化合物半導体の物性値としては、表１に示すような特性になり、低損失、高周波・高出

力のデバイスの実現が期待でき、実用化が進みつつある[1, 2]。

表１：各半導体の物性値材料絶縁破壊電界

(MV/cm) チャネル濃度

(/cm2) 熱伝導率 (W/cm/K)

移動度 (cm2/Vs)

飽和電子速度

(cm/s) Si 0.3 ～1012 1.5 1300 1×107

GaAs 0.4 ～1012 0.5 2000-4000 1.3×107

SiC 3.0 ～1012 4.9 600 2×107

GaN 3.0 ～1012 1.5 1500 2.7×107

参考元[2] 化合物半導体を用いたトランジスタの中でも、本研究では AlGaN/GaN HFET に着目し、

研究を行う。AlGaN/GaN HFET は、高い電子飽和速度と AlGaN/GaN へテロ界面におけ

る高い 2 次元電子ガス濃度、ワイドバンドギャップに起因する高い絶縁破壊電界によって、

高効率電力変換デバイス、高周波・高出力デバイスとして期待されている。しかし、実用

化へ向け、課題もいくつか存在する。

2

1.1.2 AlGaN/GaN HFET の課題 AlGaN/GaN HFET の実用化へ向けた主な課題として、①電流コラプス現象を代表とす

る安全性の問題、②コストの問題がある。コストの問題に関しては、絶縁性 SiC 基板に変

わり、半絶縁性 SiC 基板[3]や、Si 基板[4]上での AlGaN/GaN HFET の開発が進んでおり、

解決しつつある。しかし、電流コラプス現象に関しては、フィールドプレート構造[5]や表

面SiN保護膜(パッシベーション膜)[6]、AlGaN表面GaN層[3]での対策がとられているが、

あくまでも緩和策であり、完全な解決・発生機構の解明は未だ達成されていない。電流コラプス現象は、信頼性の問題として存在し、デバイスに動作制限を加え、デバイ

スの更なる高性能化を阻害する要因となっているため、その発生機構の解明・解決は非常

に重要な課題である[7]。

1.2 本研究の目的と意義図１に電流コラプス現象の実測値を示す。AlGaN/GaN HFET をドレイン電圧 0-10V の

範囲で往復測定したものである。Vd=10V の点を往復することにより、往路より復路で電

流値の現象が確認できる。これは、ドレイン電圧 10V による電界により負電荷が捕獲され、

チャネルが高抵抗かしたためであると考えられる。電流コラプス現象の主な原因として、高電圧(ストレス電圧)印加による AlGaN 表面準位

や AlGaN 層、GaN 層中の準位へのキャリヤの捕獲が予測されている(図２)。中でも、ド

レイン側ゲートエッジの表面起因のコラプスの影響が大きい場合が多いという報告があ

る[8]。またそれに関連した、仮想ゲート効果[9]や、表面準位に関連するコラプスのデバイ

スシミュレーションの論文[10-12]が多くあるが、負電荷の注入によるチャネルの空乏化

(高抵抗化)という程度で漠然としており、表面準位でのピンニングやモデリングは行われ

ていなかった。そこで、本研究では主に表面状態起因のコラプスを対象とし、プロセス[２章]、測定[3

章]・デバイスシミュレーション[4 章]・回路シミュレーション[5 章]を行い解析し、電流コ

ラプス現象の発生機構を明確化することを目的とした。本研究により、表面準位に起因する電流コラプスの理解が深まり、改善への指針が得ら

れるようになるであろう。

3

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10

Drain Voltage(V)

Dra

in C

urr

ent(

A)

12

Forward

Reverse

VG=0V

図１：電流コラプス現象の実測データ

G

AlGaN

S D

GaN

Sapphire

G

AlGaN

S D

GaN

Sapphire

G

AlGaN

S D

GaN

Sapphire

図２：キャリア捕獲予測箇所

4

第 1 章の参考文献 [1]Uemoto et al., Matsushita Technical Journal Vol.52 No.1 Feb. 2006 [2]Kikkawa et al., FUJITSU.56, 4, p.319-315 (07, 2005) [3] M. Kanamura et al., “A 100 W high-gain. AlGaN/GaN HEMT power amplifier on a

conductive N-SiC substrate for wireless base station applications,” 2004 IEDM Tech. Dig., pp.799–802, 2004.

[4]星真一他、信学技報, vol. 109, no. 288, ED2009-157, pp. 139-144, 2009 年 11 月. [5]高田賢治他、信学技報, SPS2007-03，(2007-04) [6] M. F. Romero et al., “Effects of N2 Plasma Pretreatment on the SiN Passivation of

AlGaN/GaN HEMT” IEEE ELECTRON DEVICE LETTERS, VOL. 29, NO. 3, MARCH 2008

[7]佐野芳明, 奥村次徳監修「高周波半導体材料・デバイスの新展開」シーエムシー出

版(2006 年 11 月 13 日), pp.219-229 [8] T.Mizutani et al.: “A Study on Current Collapse in AlGaN/GaN HEMTs Induced by

Bias Stress” IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50, NO. 10, OCTOBER 2003.

[9] Vetury, et al., IEEE Trans. on Electron Devices, 48, pp.560-566 (2001) [10] A. Koudymov, M.S. Shur, G. Simin, "Compact Model of Current Collapse in

Heterostructure Field-Effect Transistors, "IEEE Electron Device Letters, 28, pp.332 - 335 (2007)

[11] M. Faqir, G. Verzellesi, G. Meneghesso, E. Zanoni, F. Fantini, "Investigation of high-electric-field degradation effects in AlGaN/GaN HEMTs", IEEE Trans. Electron Devices, vol.55, no.7, pp.1592-1602(2008)

[12] A. Chini, V. Di Lecce, M. Esposto, G. Meneghesso, E. Zanoni, "Evaluation and Numerical Simulations of GaN HEMTs Electrical Degradation, "Electron Device Letters, 30, pp.1021-1023(2009)

5

第２章デバイスプロセス

本章では、電流コラプス現象評価用のデバイスプロセス、ウエハ・サンプル情報を記述す

る。 2.1 プロセス計画

本研究では、コラプスの表面状態依存性を確認するため、表 2.1 のようなサンプル作成を

計画し、実行した。

表 2.1 コラプス現象評価用サンプル

カバーあり(サムコSiN 水素含有量少)W2434

カバーあり(サムコSiN 水素含有量多)W2433

カバー(保護膜)あり(サムコシラン系SiO2)W2432

カバー(保護膜)なしW2431

条件ウエハ番号サンプル番号

カバーあり(サムコSiN 水素含有量少)W2434

カバーあり(サムコSiN 水素含有量多)W2433

カバー(保護膜)あり(サムコシラン系SiO2)W2432

カバー(保護膜)なしW2431

条件ウエハ番号サンプル番号

共通のウエハで、AlGaN/GaN HFET を試作し、ALGaN 表面のカバー保護膜の有無・種

類を変えたサンプルを試作した。このサンプルで評価することで、コラプス現象の表面状

態依存性が測定できる。ウエハW243の概略図を図 2.1に、サンプル概略図を図 2.2に示す。

u-AlGaN(24nm, x=0.25)

u-GaN (3μm)

Buffer Layer

Sapphire Substrate

u-AlGaN(24nm, x=0.25)

u-GaN (3μm)

Buffer Layer

Sapphire Substrate

図 2.1 ウエハ番号 w243 構造

6

2DEG

AlGaN

GaN

Gate DrainSource

保護膜①保護膜無し②保護膜ありSiO2③保護膜ありSiN(水素多)④保護膜ありSiN(水素少)

2DEG

AlGaN

GaN

Gate DrainSource

保護膜①保護膜無し②保護膜ありSiO2③保護膜ありSiN(水素多)④保護膜ありSiN(水素少)

図 2.2 サンプル概略図 2.2 プロセスフロー図 2.3 に今回行ったプロセスフローを示す。

オーミック電極形成(スパッタ)(Ti/Al/Ti/Au:50/200/40/40nm)

アニール(N2雰囲気中 850℃ 1min)

ＭＥＳＡ形成(ICPエッチング 80nm)

ショットキー電極形成(スパッタ)(Ni/Au:70/30nm)

サンプル１のみポストアニール

(N2雰囲気中 350℃ 5min)

サンプル２，３，４のみ保護膜(カバー)成膜

オーミック電極形成(スパッタ)(Ti/Al/Ti/Au:50/200/40/40nm)

アニール(N2雰囲気中 850℃ 1min)

ＭＥＳＡ形成(ICPエッチング 80nm)

ショットキー電極形成(スパッタ)(Ni/Au:70/30nm)

サンプル１のみポストアニール

(N2雰囲気中 350℃ 5min)

サンプル２，３，４のみ保護膜(カバー)成膜

図 2.3 プロセスフロー

7

各工程の主な使用装置を以下に示す。スパッタ…株式会社アルバック製

装置名：ハイレートスパッタリング装置指図番号：ＭＢ０２－５００４

アニール…株式会社アルバック製装置名：MINI-LAMP-ANNEALER 型式：MILA-3000

エッチング…サムコ株式会社製

装置名：高密度プラズマエッチング装置 MODEL：RIE-200iPG

保護膜に関しては、ゲート金属形成後、サムコ株式会社に成膜を依頼した。各保護膜の成

膜条件を表 2.2 に示す。

表 2.2 保護膜成膜条件サンプルヒータ設定温度(℃) R.I 膜厚(nm)

シラン系 SiO2(SiH4-SiO2) 400 1.474 200.9 SiN 水素含有多 350 1.898 201.8 SiN 水素含有少 350 1.963 200.8

屈折率、膜厚は、サムコ株式会社にて、He-Ne エリプソメータを用いて測定していただい

た結果である＊。＊各測定サンプル屈折率：同条件で 100nm 成膜したサンプルの測定。膜厚：同バッチにて成膜した Si ウエハでの測定。

8

フォトマスクは、大野研究室設計した、OHNOM15 を使用した。図 2.4 にマスク全体図、

図 2.5 に測定したトランジスタ部分を示す。

図 2.4 OHNOM15 全体図

オープンゲート部分 FET 部分

図 2.5 測定部分(通常 FET 部分、オープンゲート部分)

9

2.3 ポストアニール図 2.6、図 2.7 にそれぞれ、ポストアニール前、後のID-VD特性を示す。

IdVd

0

0.0005

0.001

0.0015

0.002

0.0025

0.003

0 2 4 6 8 10 12

Drain Voltage(V)

Dra

in C

urr

ent(

A)

IdVd

0

0.0005

0.001

0.0015

0.002

0.0025

0.003

0 2 4 6 8 10

Drain Voltage(V)

Dra

in C

urr

ent(

A)

12

(a) (b) 図 2.6 ポストアニール前(a)順方向(b)SD 変換測定

IdVd

0

0.0005

0.001

0.0015

0.002

0.0025

0.003

0 2 4 6 8 10 12

Drain Voltage(V)

Dra

in C

urr

ent

(A)

IdVd

0

0.0005

0.001

0.0015

0.002

0.0025

0.003

0 2 4 6 8 10

Drain Voltage(V)

Dra

in C

urr

ent(

A)

12

(a) (b) 図 2.7 ポストアニール後 (a)順方向(b)SD 変換測定

10

2.3.1 ポストアニール効果考察図 2.6 と図 2.7 の比較から、ポストアニールの効果が明確にわかる。これは、ショットキー

電極の安定化に起因すると予測される。同上ウエハ上での測定を行った測定(3 章)で、保護膜堆積条件(成膜環境温度)で電流値が変

動したことも踏まえると、今回のポストアニールの条件は窒素雰囲気中 300℃10 分であっ

たが、条件を最適化することでより良好なトランジスタ特性が得られる予測がついた。

11

第３章測定

本章では、電流コラプス現象の測定方法及び、測定結果・考察を述べる。 3.1 電流コラプス現象の測定本研究では、電流コラプス現象の解析を目的とし、主に以下の測定を行った。 ①ストレス電圧印加測定 ②オープンゲート測定 3.2 ストレス電圧印加測定 3.2.1 ステップストレス測定での評価電流コラプス現象の評価として、大電圧を印加する前後の特性評価をするのが一般的で

ある[1]。中でも本研究においては、SS(Step-Stress)測定といわれる測定方法を採用した[2]。SS 測定は、従来のパルス測定器による測定いに比べ、ストレスを印加した後の電流コラプ

ス現象の発生過程を評価できること、ストレス印加時間を自由に設定できるという利点が

ある。しかし、測定器の性能上、電圧を印加した後の評価が数ミリ秒かかるという短所が

ある。言い換えれば、数ミリ秒以下の電流コラプス現象は評価できないことになる。図 3.1に SS 測定の概略図を示す。

0

2

4

6

8

10

0 10 20 30 40 50Drain Voltage(V)

D

図 3.1 測定概要・測定フロー

rain

Cu

rre

nt(

A)

評価部

ストレス部

VG=0V

・・・・・

（）

mA

0

2

4

6

8

10


Dra

in C

urr

en

t(A

)

評価部

ストレス部

VG=0V

・・・・・0

2

4

6

8

10


Dra

in C

urr

en

t(A

)

評価部

ストレス部

VG=0V

・・・・・

（）

ストレス印加部（ドレインバイアスVD=Vstress）

特性評価部（ID-VD測定など）

Vstress=Vstress+ΔV

ストレス印加部（ドレインバイアスVD=Vstress）

特性評価部（ID-VD測定など）

Vstress=Vstress+ΔV

＜測定フロー＞

評価項目①ID-VD特性②〃(ソースドレイン変換)③ID-VG測定④〃 (ソースドレイン変換)

mA

（）

mA

12

測定は、ストレス印加部と、特性評価部に分かれる。図 3.1 中の測定フローのように、スト

レスを上昇させながら測定を繰り返し行う。今回は特性評価部分として、以下の 5 点を評

価した。

①ID-VD測定 ②ID-VD (ソースドレイン変換) ③ID-VG測定(VD-LOW時) ④ID-VG測定(VD-HIGH時) ⑤ID-VG測定(VD-HIGH時ソースドレイン変換)

ソースドレイン変換測定は、負電荷の帯電場所を考察するために用いられる測定である[3]。 3.2.2 ストレス電圧印加測定結果 3.2.2.1 ID-VD測定結果第２章で記述した４サンプルについてのID-VD測定結果を図 3.2～3.5 に示す。

保護膜無しIdVd

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10 12 14

Drain Voltage(V)

Dra

in C

urr

ent(

A)

無し

Vgd=15V

Vgd=20V

Vgd=25V

Vgd=30V

Vgd=35V

Vgd=40V

Vgd=45V

Vgd=50V

Vgd=55V

ストレス電圧

保護膜無しIdVd_SD変換

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10 12 1

Drain Voltage(V)

Dra

in C

urr

ent(

A)

4

無し

Vgd=15V

Vgd=20V

Vgd=25V

Vgd=30V

Vgd=35V

Vgd=40V

Vgd=45V

Vgd=50V

Vgd=55V

ストレス電圧

(a) (b)

図 3.2 保護膜無しサンプル ID-VD特性(a)通常測定、(b)ソースドレイン反転測定

13

保護膜SiO2IdVd

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10 12 14

Drain Voltage(V)

Dra

in C

urr

ent(

A) 無し

Vgd=15V

Vgd=20V

Vgd=25V

Vgd=30V

Vgd=35V

Vgd=40V

Vgd=45V

Vgd=50V

Vgd=55V

ストレス電圧

保護膜SiO2IdVd_SD変換

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10 12 1

Drain Voltage(V)

Dra

in C

urr

ent(

A)

4

無し

Vgd=15V

Vgd=20V

Vgd=25V

Vgd=30V

Vgd=35V

Vgd=40V

Vgd=45V

Vgd=50V

Vgd=55V

ストレス電圧

(a) (b) 図 3.3 保護膜SiO2 サンプル ID-VD特性(a)通常測定、(b)ソースドレイン反転測定

保護膜SiN水素含有量多IdVd

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10 12 14

Drain Voltage(V)

Dra

in C

urr

ent(

A) 無し

Vgd=15V

Vgd=20V

Vgd=25V

Vgd=30V

Vgd=35V

Vgd=40V

Vgd=45V

Vgd=50V

Vgd=55V

ストレス電圧

保護膜SiN水素含有量多IdVd_SD変換

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10 12 1

Drain Voltage(V)

Dra

in C

urr

ent(

A)

4

無し

Vgd=15V

Vgd=20V

Vgd=25V

Vgd=30V

Vgd=35V

Vgd=40V

Vgd=45V

Vgd=50V

Vgd=55V

ストレス電圧

(a) (b)

図 3.4 保護膜SiN水素含有量多サンプル ID-VD特性 (a)通常測定、(b)ソースドレイン反転測定

14

保護膜SiN水素含有量少IdVd

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10 12 14

Drain Voltage(V)

Dra

in C

urr

ent(

A) 無し

Vgd=15V

Vgd=20V

Vgd=25V

Vgd=30V

Vgd=35V

Vgd=40V

Vgd=45V

Vgd=50V

Vgd=55V

ストレス電圧

保護膜SiN水素含有量少IdVd_SD変換

0

0.0002

0.0004

0.0006

0.0008

0.001

0.0012

0.0014

0.0016

0.0018

0.002

0 2 4 6 8 10 12 1

Drain Voltage(V)D

rain

Curr

ent(

A)

4

無し

Vgd=15V

Vgd=20V

Vgd=25V

Vgd=30V

Vgd=35V

Vgd=40V

Vgd=45V

Vgd=50V

Vgd=55V

ストレス電圧

(a) (b)

図 3.5 保護膜 SiN 水素含有量少サンプル

ID-VD特性(a)通常測定、(b)ソースドレイン反転測定

3.2.2.2 ID-VD測定結果考察まず、保護膜無しのサンプルより保護膜を付けた全てのサンプルで電流値が上昇してい

ることがわかる。これは、膜成長時の温度によるものと考えられる。次に、保護膜の有無や、種類で電流コラプス現象の発生具合が異なることがわかる。こ

れにより、電流コラプスは表面状態やプロセスに大きく依存することが予測できる。ストレス電圧ごとの挙動から、程度には差があるが、保護膜を付けたほうが電流の減少

を緩和できていることがわかる。これは、保護膜により、表面の準位が不活性化されたこ

とが考えられる。ソースドレイン変換測定から、負帯電がドレイン側で発生していることが予測される。(詳

細は第４章のデバイスシミュレーションにて記述する。) 以上より、電流コラプス現象の表面状態依存性・負電荷堆積(高抵抗化)の箇所の予測が実

験的に得られた。

15

3.3 オープンゲートによる解析図 3.3.1 にオープンゲート FET の模式図を示す。オープンゲート FET は GaAs 系デバイス

において K. Kunihiro らによって提案された界面準位評価用のテストパターンである[3, 4]。

u-AlGaN (x=0.25, t = 24 nm)

u-GaN (t =3 µm)

Gate

18 µm 6 µm

2DEG

6 µm

Metal Gate

10 µm

SiO2

A

Drain

Current Flow

Source

A’100μm

保護膜ありorなし

u-AlGaN (x=0.25, t = 24 nm)

u-GaN (t =3 µm)

Gate

18 µm 6 µm

2DEG

6 µm

Metal Gate

10 µm

SiO2

A

Drain

Current Flow

Source

A’100μm

Metal Gate

10 µm

SiO2

A

Drain

Current Flow

Source

A’100μm

保護膜ありorなし

(a) (b)

図 3.3.1 オープンゲート FET の模式図(a)断面図、(b)平面図

今回は、負電荷の帯電距離の予測に用いた。ストレス電圧印加前後の ID-VG 特性の電流値

の差から、実行 W の減少値を予測した。ストレス印加前後のドレイン電流値をそれぞれ、IDO、ID1とする。 FET の電流値 I が、ゲート長 L、ゲート幅 W に比例する I∝W/L ・・・・・・・(3.3.1) と仮定すると、ID0-ID1の変化率が、ストレスによるWの変化と同じになる。したがって、負電荷の堆積距離⊿W は、以下の式で概算できる。 ⊿W=W×{ID0／(ID0-ID1)}×1/2 ・・・・・・・(3.3.2) 1/2 をかけるのは、片側の電極の距離だけを出すためである。

16

ここで、各測定サンプルの写真を示す図(3.3.2～3.3.5)。図 3.3.2 中の赤枠が測定したパター

ン。(他のサンプルも同様)

図 3.3.2 サンプル写真 W243-5(保護膜無し)

図 3.3.3 サンプル写真 W243-8(SiO2)

17

図 3.3.4 サンプル写真 W243-4 (SiN 水素多)

図 3.3.5 サンプル写真 W243-7(SiN 水素少)

18

以下に測定結果を示す。各サンプルにおいて、ID-VG特性・電流値の差(往復)を示す。(図 3.3.6～3.3.9)

保護膜無しサンプル

0

0.000005

0.00001

0.000015

0.00002

-6 -4 -2 0

Gate Voltage(V)

Id(A

)

ストレス無し

ストレス後

保護膜無しサンプルストレス後電流値差

0

0.0000002

0.0000004

0.0000006

0.0000008

0.000001

-6 -5 -4 -3 -2 -1 0

Gate Voltage(V)

電流

値差

(A)

電流値差

(a) (b) 図 3.3.6 保護膜無しサンプル特性(a) ID-VG特性、(b)電流値の差

保護膜SiO2サンプル

0

0.000005

0.00001

0.000015

0.00002

0.000025

-6 -4 -2 0

Gate Voltage(V)

Dra

in C

urr

ent(

A)

ストレス前

ストレス後

保護膜SiO2ストレス後電流値差

0

0.0000001

0.0000002

0.0000003

0.0000004

0.0000005

0.0000006

0.0000007

0.0000008

0.0000009

-6 -4 -2 0Gate Voltage(V)

電流

値差

(A)

電流値差

(a) (b) 図 3.3.7 保護膜SiO2 サンプル特性(a) ID-VG特性、(b)電流値の差

19

保護膜SiN水素含有多サンプル

0

0.000002

0.000004

0.000006

0.000008

0.00001

0.000012

0.000014

0.000016

0.000018

-6 -4 -2 0

Gate Voltage(V)

Dra

in C

urr

ent

(A)

ストレス前

ストレス後

保護膜SiN水素含有多サンプル電流値差

0

0.0000002

0.0000004

0.0000006

0.0000008

0.000001

0.0000012

0.0000014

0.0000016

0.0000018


電流

値差

(A)

電流値差

(a) (b) 図 3.3.8 保護膜SiN水素多サンプル特性(a) ID-VG特性、(b)電流値の差

保護膜SiN水素含有少サンプル

0

0.000002

0.000004

0.000006

0.000008

0.00001

0.000012

0.000014

0.000016

-6 -4 -2 0

Gate Voltage(V)

Dra

in C

urr

ent(

A)

ストレス前

ストレス後

保護膜SiN水素含有少サンプル電流値差

0

0.0000002

0.0000004

0.0000006

0.0000008

0.000001

0.0000012

0.0000014


電流

値差

(A)

電流値差

(a) (b)

図 3.3.9 保護膜SiN水素少サンプル特性(a) ID-VG特性、(b)電流値の差

20

測定結果から求めた負電荷堆積距離を図 3.3.10 に示す。

0

100

200

300

400

500

600

700

800

900

1000

STD SiO2 SiN水素多 SiN水素少

保護膜種類

負電

荷距

離(n

m)

図 3.3.10 負電荷堆積距離計算値

測定条件として、まず通常測定(ストレス前)として、ID-VG特性をVG=0～-5Vまで往復で測

定した。その後暗状態のままでストレス電圧(VG=-20, VD=0V, 3sec)を印加しID-VG特性を

VG=0～-5Vまで往復で測定した。オープンゲート FET を測定し、ストレス電圧印加前後の電流値から、負電荷堆積距離が

概算された。その値は 100～1000nm 程度まで変化しており保護膜によっても異なった。 ID-VDストレス測定から得られた、コラプス現象の起こり具合(電流減少)の程度と関係があ

るような結果になった。このことから、ドレイン側ゲートエッジの負電荷の帯電距離が長

いほうが、仮想ゲート効果が顕著に現れることが確認できた。

21

第 3 章の参考文献 [1] M. F. Romero et al., IEEE ELECTRON DEVICE LETTERS, VOL. 29, NO. 3, MARCH 2008 [2] 黒田他, 電子情報通信学会電子デバイス研究会（ED） 2009 年 11 月(徳島大学) [3] Kazuaki Kunihiro, Yuji Takahashi, Yasuo Ohno, “Physical modeling of off-state breakdown in power GaAs MESFETs,” Solid-State Electronics, Vol. 47, pp. 621-631 (2003). [4] Daigo Kikuta, Jin-Ping Ao and Yasuo Ohno “Evaluation of Surface State of AlGaN/GaN HFET Using Open-Gated Structure”, IEICE Transactions on Electronics, Vol.E88-C, No.4, pp.683--689, 2005.

22

第４章デバイスシミュレーション本章では、測定結果から得られた予測を元に、デバイスシミュレーションでの解析を行っ

た。ドレイン側ゲートエッジ負電荷によるコラプス現象の解析の原理や考察を記述する。 4.1 ゲートエッジ負帯電による電流コラプス現象の DC 解析 4.1.1 シミュレーション用デバイス構造本研究では、Synopsys社のSentaurus 用いて 2 次元数値解析を行った。解析構造を図 4.1

に示す。AlGaN層は、膜厚 25nm、Al組成比 0.25 であり、ピエゾ電荷は 1×1013cm-2、GaN層は、電子移動度 1000cm-2/V・sと仮定した。これにドレイン側ゲートエッジ表面に界面準

位(表面準位)を仮定し、さらにそこに負電荷が 1×1013cm-2注入されたと仮定した。また、

帯電距離を 0～600nm変化させ[2]、さらにAlGaN層表面の界面準位を価電子帯から 0～1.5eVの間を変化させて解析を行った。(コマンドファイルは付録に記載) 表面に負電荷を置くと、界面準位や AlGaN 価電子帯にホールが誘起される。このホール

には電極が取られていないためフローティング状態となる。シリコン SOI などの計算でも

経験するように、浮遊自由電荷層の存在は収束性を極めて悪くする。改善策として負電荷

を定義する場所にごく微小の電極を付けている。この部分の電位は基本的にゲート電極の

電位になるので、電圧はゲート電圧と一致させ、仕事関数を界面準位に合わせて変化させ、

デバイス本来の特性に大きな影響を与えないようにしている。また、AlGaN 層の界面準位としても収束性の問題から SRH 統計に従うモデルではなく、

半導体（AlGaN 層）の価電子帯を代用することで、ホールトラップを表現している。この場合、準位へは正の帯電しか起こらず、その点ではドナー型である。ただし、密度

は SRH 統計型のトラップと異なり無限である。準位は通常はフェルミ準位より下にあり、

電子で満たされていて中性となっている。今回のシミュレーションでは、AlGaN 表面に界面準位が存在し、ドレインバイアススト

レスでその付近に負電荷が注入されてドレイン電流が減少する様子を解析する。負電荷は

実際には絶縁膜にトラップされると思われるが、ここでは界面に固定電荷を置くことで表

現した[3, 4]。

23

AlGaN

GaN

Sapphire

Gate

1µm 1µm 1µm

S D

LNC

図 4.1 解析構造

4.1.2 界面帯電による表面ポテンシャルの変化ゲート部とアンゲート部の、チャネル断面方向のバンド図を図 4.2(a), (b)に示す。図 4.2(b)

は界面準位がなく、かつ負電荷もない場合、図 4.2(c)は界面準位があり、かつ負帯電でホー

ルが誘起されている状態である。金属が存在するゲート部では界面準位の有無や負帯電の

有無にかかわらずバンド図はゲート金属の仕事関数とゲート電位で決まる。一方、アンゲ

ート部は自由空間に広がる表面での電界がゼロとなる様に決まる。そのため、界面準位な

し・負電荷なしの場合における空気/AlGaN 界面のバンド図は、電荷がないので AlGaN 中

もフラットバンドになる。一方、界面準位あり・負電荷ありの場合における空気/AlGaN 界面のバンド図は、負電荷

により界面が上に凸に折れ曲がるので結果としてバンドが持ち上がる。その程度は、総界

面電荷がポテンシャルの折れ曲がりと釣り合うように界面準位が帯電することで決まる。

ここでホールトラップを仮定しているが、ホール濃度はゲートのフェルミ準位で規定され

るため、界面準位密度が十分高い場合、界面準位はゲート電位へピンニングされる。

AlGaN

GaN

EF

2DEG

EFn

ET

fermi pinning

(a) (b) (c)

Gate

no surface charge

AlGaN

GaN

EF

2DEG

EFn

ET

fermi pinning

(a) (b) (c)

Gate

no surface charge

図 4.2 (a)ゲート部、アンゲート部(b)準位・負電荷なし時(c) 準位・負電荷あり時バンド図

24

4.1.3 負帯電時のID-VD特性負帯電におけるID-VD特性を図4.3に示す。図44.3GaNのバンドギャップEGを4.02eVとし、

価電子帯から 1eVのところにホールトラップが有るとした場合で、ゲート電圧VG=0V、負

電荷濃度 1×1013cm-2、距離 400nmに定義した計算結果である。三極管領域から五極管領

域にかけて、二段階の飽和特性を示している。この特性は、負電荷によりゲートエッジに

形成された仮想ゲート効果によるものである。この形は、実測においても散見される。

0

0.2

0.4

0.6

0 5 10 15 20Drain Voltage[V]

Dra

in C

urr

ent[

mA

/μ

m]

w/ Charge

w/o Charge

図 4.3 負帯電時のID-VD特性

4.1.4 仮想ゲートモデル図 4.4 は、図 4.3 のID-VD特性におけるVD=0VのときのAlGaN表面ポテンシャルである。

横軸x=－0.5～0.5[μm]が金属ゲート部分であり、x=0.5～0.9[μm]が負電荷部分である。ゲ

ートエッジ部に負電荷を与えた場合、表面電界の境界条件を満たすためにバンドは必ず上

昇し、結果として電流は減少する。表面に界面準位があるとそこに正電荷が誘起される。

ホールトラップの場合、界面準位がゲートフェルミ準位にピンニングされた状態で境界条

件を満たすことになるので、表面ポテンシャルは負電荷領域では一定となる。その電位は

界面準位エネルギーで決まる。たとえ過剰に負電荷が蓄積しても、界面準位のホールがそ

れを補償するので電位は一定のままである。この状況を回路モデルで示すと図 4.5 の様に、

真性ゲートと仮想ゲートのFETの直列接続になる。

25

0

0.5

1

1.5

2

2.5

3

-0.5 0 0.5 1 1.5

X[μm]

Condu

ction B

and

Energ

y[eV

]

ChargeGate

（金属ゲート部）

収束促進用電極

（負電荷部）

LNCGATE

DAlGaN

GaN

負電荷あり

負電荷なし

0

0.5

1

1.5

2

2.5

3

-0.5 0 0.5 1 1.5

X[μm]

Condu

ction B

and

Energ

y[eV

]

ChargeGate

（金属ゲート部）

収束促進用電極

（負電荷部）

LNCGATE

DAlGaN

GaN

LNCGATE

DAlGaN

GaN

負電荷あり

負電荷なし

図 4.4 AlGAN 表面のポテンシャル分布

Virtual Gate

Gate

VD

Virtual Gate

Gate

VD

図 4.5 仮想ゲートの回路モデル

26

4.1.5 界面準位依存性図 4.6 電荷距離LNCを 400nm、負電荷を 1×1013cm-2として、AlGaNの界面準位を価電子帯

から 0～1.5eV変化させたときのID-VD特性、図 4.7 に表面ポテンシャルの図を示す。図 4.6より、準位が伝導帯に近づくほど、電流値の減少が緩和されることがわかる。これは図 4.7で示されているように、界面準位によりピンニングの位置が決まり、仮想ゲート部の表面

ポテンシャルが変わるためである。準位をもともとゲート仕事関数より低いエネルギーに

仮定していたため、準位エネルギーが伝導帯に近づくほどゲート仕事関数との差が縮まり、

ポテンシャルの上昇は減る。これは、浅い準位ほどより多くのホールが発生し、負電荷を

相殺しているためである。

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0 10DRAIN VOLTAGE(V)

DR

AIN

CU

RR

EN

T(m

A/μ

m)

20

No Negative Charge

1.5 eV

1.0 eV

0.5 eV

0 eV

ET From Valence Band

(A)

(B)

図 4.6 ID-VD特性の界面準位エネルギー依存性(A)第 1、(B)第 2 の飽和

27

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

-1.5 -1 -0.5 0 0.5 1 1.5X(μm)

CO

ND

UC

TIO

N B

AN

D E

NE

RG

Y(e

V)

0 eV

0.5 eV

1.0 eV

1.5 eV

No Negative Charge

ET From Valence Band

図 4.7 AlGaN 表面ポテンシャルの界面準位エネルギー依存性 4.1.6 負電荷定義距離依存性図 4.8 に、AlGaNの界面準位を価電子帯から 1.0 eV、負電荷を 1×1013cm-2として、負電荷

距離LNCを 0～600nm変化させたときのID-VD特性を示す。図 9 より、負電荷距離が長くな

ると、電流値の減少が大きくなることがわかる。これは、負電荷距離により仮想ゲート長

がかわるためである。仮想ゲート長が長くなると、仮想ゲートＦＥＴの抵抗が増大するた

め大きく電流が減少する。同時に、短チャネル効果によるドレイン電圧による電流増大も

押さえられる。その結果、仮想ゲートの効果が大きくなる。

28

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0 10DRAIN VOLTAGE(V)

DR

AIN

CU

RR

EN

T(m

A/μ

m)

20

0

100nm

200nm

400nm

600nm

L NC

ET From Va lence Band 1.0eV

図 4.8 ID-VD特性の負電荷距離依存性

0.0E+00

5.0E+19

1.0E+20

1.5E+20

2.0E+20

2.5E+20

-1.5 -1 -0.5 0 0.5 1 1.5X[μm]

eD

ensi

ty[c

m-3]

VD=0VVD=1.25VVD=2.5VVD=3.75VVD=5.0VVD=10V

Gate Charge

(A)

(B)

図 4.9 2DEG 濃度のドレインバイアス依存性 (A)仮想ゲート、(B)真性ゲートのピンチオフ飽和

29

-4.0

-3.0

-2.0

-1.0

0.0

1.0

2.0

3.0

4.0

-1.5 -1 -0.5 0 0.5 1 1.5X(μm)

CO

ND

UC

TIO

N B

AN

D E

NE

RG

Y(e

V)

VD=0V

VD=1V

VD=2V

VD=3V

VD=4V

VG=0V, ET=1.0eV

図 4.10 AlGaN 表面ポテンシャルドレインバイアス依存性

4.1.7 二段階飽和特性の考察一般に、三極管領域から五極管領域にかけて二段階に分かれた飽和特性が表れる。図 4.9 に、

HFET における 2 次元電子ガス(2DEG)濃度のドレインバイアス依存性を示す。仮想ゲート

部から、ピンチオフが始まっていることがわかる。この時、真性ゲートは三極間領域特性

であり、このことから、仮想ゲート形成による二段階飽和特性の一段目の飽和は、仮想ゲ

ート部のピンチオフによるものであることが判る。仮想ゲート部が理想の FET 特性を持てば、仮想ゲート部での飽和電流以上に電流は増えな

い。しかし、仮想ゲートのチャネル長は短いため短チャネル効果が大きく、ドレイン電圧

により電流は上昇する。その結果、真性ゲート端の電圧はドレイン電圧によって上昇する。

真性ゲート部のピンチオフ電圧は基本的に仮想ゲートの有無によらないが、仮想ゲート部

での電圧降下のため、見かけ上より大きいドレインバイアスでピンチオフが起こる。これ

が二番目の飽和である。これ以上の電圧では仮想ゲート部は単なる抵抗と見なすことがで

き、FET 特性は真性ゲート FET と抵抗の直列接続のようになる。図 4.10 に AlGaN 表面ポテンシャル(伝導帯)のドレインバイアス依存性を示す。ドレインバ

イアスが大きくなるにつれ、仮想ゲートが消失していくことがわかる。先に、仮想ゲート

部での電流上昇を短チャネル効果のためと説明したが、それにプラスして仮想ゲートホー

ルの空乏化によりチャネル長そのものが短くなる効果も影響していることがわかる。

30

VD=0V VD=1.25V VD=2.5V

VD=5.0V VD=10.0V VD=13.75V

Negative Charge

GaN

AlGaN


VD=5.0V VD=10.0V VD=13.75V

Negative Charge

GaN

AlGaN

図 4.11 仮想ゲートのピンチオフ(断面図)


VD=3.75V VD=5.0V VD=6.25V

Negative Charge


VD=3.75V VD=5.0V VD=6.25V

Negative Charge

図 4.1.12 仮想ゲート部のホールの空乏化の様子(断面図)

31

4.1.8 二段階飽和特性のまとめ本研究では 2 次元デバイスシミュレータを用いて、ドレイン側ゲートエッジに界面準位

と負電荷を与えたシミュレーションを行った。ゲートエッジ部に負電荷を与えた場合、一

般にドレイン電流は減少する。そこに、界面準位が存在すると負電荷は界面に正電荷を誘

起するが、その大きさは界面準位がゲートフェルミ準位にピンニングされるように決まる。

これが仮想ゲートの形成である。この様子をシミュレーションで確認し、界面準位エネル

ギー依存性、負電荷領域の長さ依存性についても調べ、その変化は仮想ゲート部FETの特

性で説明できた。また、この場合ID-VD特性に二段階の飽和特性が表れることを確認した。

１段目が仮想ゲート部のピンチオフ、2 段目が真性ゲート部のピンチオフである。仮想ゲート部の電位が、ゲートのフェルミ準位でピンニングされるのはホールトラップ

の場合のみである。電子トラップの場合は、チャネル電位にピンニングされるため、表面

電位を一定にする効果はなく単に電流を少し減少させるだけである。一般に、電子トラッ

プはミッドギャップより高いエネルギー準位を持つため、電流を増やす状況でピンニング

を起こすはずであり、界面準位によるコラプスではミッドギャップより深い界面準位が存

在しているはずである。今回の解析では、負の固定電荷と正の領域で変化する界面準位電

荷を仮定したが、実際には界面準位にも固定電荷成分があるはずであり、より詳細な実験

と比較することで界面準位や負電荷の状況を検証する必要がある。

4.2 仮想ゲート型電流コラプス現象の小信号シミュレーションこの章では、4.1 で記述したコラプス現象の小信号シミュレーションについて述べる。 4.2.1 解析構造・条件図 4.2.1 にシミュレーションに用いた構造を示す。(コマンドファイルは付録に記載)

Source

GaN

Sapphire

AlGaNAuGate Drain

1μm 1μm 1μm

negative charge

1μm

25nm

Source

GaN

Sapphire

AlGaNAuGate Drain

1μm 1μm 1μm

negative charge

1μm

25nm

図 4.2.1 解析構造

32

4.1 の解析と同様に、AlGaN膜厚 25nm(x=0.25)、ピエゾ電荷 1×1013cm-2を仮定した。負電荷距離は 200nm、負電荷濃度は 1×1014cm-2を仮定した。この条件の下、1Hzと 1MHzで負電荷あり・無し時それぞれのGdを解析した。 4.2.2 解析結果・考察計算結果を図 4.2.2 に示す。

0

0.00002

0.00004

0.00006

0.00008

0.0001

0.00012

0.00014

0.00016

0 5 10 15 20

Vd(V)

Gd

1Hz_wo_charge

1Hz_charge

1MHz_wo_charge

1MHz_charge

図 4.2.2 仮想ゲート型コラプス Gd 小信号特性

FET1 FET2

Gate

Virtual Gate

FET1 FET2FET1 FET2

Gate

Virtual Gate

図 4.2.3 仮想ゲート型コラプス現象の簡易モデル図(断面図)

33

結果から、負電荷なし(仮想ゲート非形成時)は、周波数の依存性が無いことがわかる。し

かし、負電荷注入時(仮想ゲート形成時)において、Gd の周波数依存性が確認できた。これは、仮想ゲートが本当の金属ゲートでないため(図 4.2.3)、高周波領域で電荷が追従

していないことが原因である。今回のシミュレーションでは、AlGaN 移動度（電子・正孔）

それぞれ、mumax=1417、470 cm2/Vs として計算を行っている。また、同モデルにおいてVd=0, 5V、Vg=0V時のGdの周波数依存性も解析した(図 4.2.4)。今回のシミュレーションでは、仮想ゲート形成時において Vd=5V 時において 100Hz～Gdの変化が確認できた。これは、移動度・負電荷量によって決まると考えられる。

@Vg=0

0.00000

0.00002

0.00004

0.00006

0.00008

0.00010

0.00012

0.00014

0.00016

1 10 100 1000 10000 100000 1000000

f(Hz)

Gd

w/o_charge_Vd=0

w/o_charge_Vd=5

w/ _charge_Vd=0

w/ _charge_Vd=5

図 4.2.4 Gd の周波数依存性

34

4.3 負電荷帯電箇所によるID-VD特性ここでは、負電荷帯電場所によるID-VD特性の挙動を解析した結果を記述する。図 4.3.1 に解析構造を示す。負電荷帯電距離を 200nm、負電荷濃度を 1×1013cm-2でソース

側、ドレイン側で固定電荷を定義する、または定義しないで解析を行った。他のパラメー

タは、4.1 に記述したものと同様である。

Source

GaN

Sapphire

AlGaNAu 200 nm

Gate

Drain1μm 1μm 1μm 1μm

25nm

LNC 200nm

Vacuum

3μm

3μm

Source

GaN

Sapphire

AlGaNAu 200 nm

Gate

Drain1μm 1μm 1μm 1μm

25nm

LNC 200nm

Vacuum

3μm

3μm

図 4.3.1 解析構造

0.0E+00

1.0E-04

2.0E-04

3.0E-04

4.0E-04

5.0E-04

0 5 10 15 20DRAIN VOLTAGE　[V]

DR

AIN

CU

RR

EN

T

[A]

負電荷無し

ドレイン側負帯電ソース側負帯電

図 4.3.2 ID-VD特性負電荷帯電箇所依存性

35

図 4.3.2 にID-VD特性の負電荷帯電箇所依存性の解析結果を示す。負電荷注入がソース側、ドレイン側で、ID-VD特性の形が異なっていることがわかる。ドレ

イン側に負電荷が堆積した場合、ドレイン側が高抵抗となり、ピンチオフ前の電流の傾き

が悪くなる。ソース側の負帯電の場合は、ソース側が高抵抗化することで、実効的なゲー

ト電圧が低くなったような曲線になる[5]。この解析結果で、コラプス現象の実測結果で、ドレイン側またはソース側に負電荷が堆積

していることの予測がつく。

36

第４章の参考文献 [1] Vetury, et. al., IEEE Trans. on Electron Devices, 48, pp.560-566 (2001) [2] K. Kunihiro, et. al., Solid-State Electronics, 47, pp.621–631 (2003) [3] 井川他, 第 69 回応用物理学会学術講演会講演予稿集 5a-P16-10 (2008) [4] 井川他, 電気学会電子材料研究会, 2008 年 11 月(東京) [5] 黒田他, 電子情報通信学会電子デバイス研究会（ED） 2009 年 11 月(徳島大学)

37

第５章回路シミュレーション

本章では、AlGaN/GaN HFET における仮想ゲート型電流コラプスの SPICE 回路モデルに

ついて記述する。 5.1 解析構造 AlGaN/GaN HFETの電流コラプスのうち、ゲートエッジ表面の負帯電によるものを２次元

デバイスシミュレータを用いて解析し、表面準位でのフェルミピンニングでID-VD特性に２

段階の飽和が現れることを報告した[1]。今回、この現象をSPICE (Simulation Program with Integrated Circuit Emphasis, スパイス)回路モデルで再現した。 FET全体を金属ゲートの真性部(FET1)と仮想ゲート部（FET2)の直列接続とし、デバイス

シミュレーションと同様、真性部LG1=1μｍ、仮想ゲート部LG2=0.4μｍとした。(図 5.1.1)

FET1

(intrinsic FET)

FET2

(virtual gate)

S

D

G

図 5.1.1 仮想ゲート型電流コラプスの SPICE 回路モデル

38

5.2 SPICE 上での表面準位の表現４章で記述した 2 次元デバイスシミュレーションにおける表面準位(図 5.2.1)は、式(5.2.1)

で表現していた。 ⊿E=ET-EV ････････式(5.2.1)

今回の SPICE モデルでは、各ゲートの閾値で表現した。真性ゲート部、仮想ゲート部FETの閾値をそれぞれ、VT, VT0とすると式(5.2.2)で表せる。

VT0=VT-(χ+EG_AlGaN-φM-⊿E) ････････式(5.2.2)

EFG

AlGaN GaN

ET-EV=⊿E

φM

χ

EG_AlGaN

2DEG

EFG

AlGaN GaN

ET-EV=⊿E

φM

χ

EG_AlGaN

2DEG

図 5.1 シミュレーションにおける表面準位のイメージ図

39

5.3 SPICE 解析モデル回路モデルとしては MOSFET レベル 3 に、短チャネル効果を VT=VT0－αVD で表現する

改造を加えたものを用いる[2]。短チャネル効果に関連する項目として、速度飽和現象は、式(5.3.1)で表される。

( )SATvE

E0

0

1 µµµ

+=

････････式(5.3.1) SPICE では、UO, VMAX のパラメータで定義する。また、2 次元電界分布効果として、ドレイン電圧による閾値低下を、

( ) DTDT VVVV α−= 0 ････････式(5.3.2)

GATEnGATE

Ltε

ηα = ････････式(5.3.3)

SPICE では、ETA というパラメータが関係する。

)/Fm(2215.8ETA 3 −×= eLtGATE

GATE

εα

････････式(5.3.4)

解析に用いたパラメータを図 5.3.1 に示す。

40

KP

・共通項– チャネル幅(W) 1μm W– ゲート膜厚(tAlGaN) 25nm– ゲート膜誘電率(εAlGaN) 10ε0

– 低電界キャリア移動度(μ0) 1000cm2/Vs– 飽和速度(vSAT) 2×107cm/s VSAT

・個別に指定– チャネル長(L) L– しきい値(VT0 ) VT0

– 短チャネル効果係数(α) ETAで指定

・仮想ゲートFET(ＦＥＴ２)パラメータとコラプス現象との関係– チャネル長(L) 負電荷領域の長さ

– しきい値(VT0 ) 界面ピニングエネルギー準位

– 短チャネル効果係数(α) 負電荷領域の長さに関係

図 5.3.1 SPICE の各パラメータ

5.4 解析結果図 5.4.1 に各トランジスタの特性を示す。

0.00

0.10

0.20

0.30

0.40

0.50

0.60

0.70

0.80

0.90

1.00

0 5 10 15 20 25DRAIN VOLTAGE (V)

DR

AIN

CU

RR

EN

T(m

A)

仮想ゲート

真性ゲート

VG=0 (V)-0.5(V)-1.0(V)-1.5(V)-2.0(V)-2.5(V)

0.00

0.10

0.20

0.30

0.40

0.50

0.60

0.70

0.80

0.90

1.00

0 5 10 15 20 25DRAIN VOLTAGE (V)

DR

AIN

CU

RR

EN

T(m

A)

仮想ゲート

真性ゲート

VG=0 (V)-0.5(V)-1.0(V)-1.5(V)-2.0(V)-2.5(V)

図 5.4.1 各トランジスタの個別の特性

41

真性ゲート部(FET1)、仮想ゲート部(FET2)の各パラメータは図 5.4.2 に示す。

Virtual Gate(FET2)

Gate(FET1)

VD

L(um) 1VT０(V) -3.5

α 0

FET1L(um) 0.4

VT０(V) -1.7α 0

FET2

.3

L(um) 0.4VT０(V) -1.7

α 0

FET2

.3

Virtual Gate(FET2)

Gate(FET1)

VD

Virtual Gate(FET2)

Gate(FET1)

VD

L(um) 1VT０(V) -3.5

α 0

FET1L(um) 0.4

VT０(V) -1.7α 0

FET2

.3

L(um) 0.4VT０(V) -1.7

α 0

FET2

.3

図 5.4.2 SPICE モデルと各パラメータ

FET2 は短チャネル効果で電流値が上昇していることが確認できる。次に、表面準位依存性及び、α依存性を示す。 5.4.1 表面準位依存性

表面準位依存性の解析を行った。各パラメータを表 5.4.1 に示す。また、図 5.4.3 に各 FET の特性、両 FET 合成の特性を示す。

表 5.4.1 表面準位依存性各パラメータ

L(um) 1 L(um) 0.4VT０(V) -3.5 VT０(V) パラメータ

α 0 α

FET1 FET2

0.3

0

0.05

0.1

0.15

0.2

0.25

0.3

0.35

0.4

0.45

0.5

0 5 10 15 20DRAIN VOLTAGE (V)

DR

AIN

CU

RR

EN

T(m

A)

仮想ゲート無し

Et-Ev=1.5(eV)

Et-Ev=1.0(eV)

Et-Ev=0.5(eV)

Et-Ev=0(eV)

0

0.2

0.4

0.6

0.8

1

1.2


DR

AIN

CU

RR

EN

T(m

A)


Et-Ev=0(eV)

Et-Ev=1.5(eV)

Et-Ev=0.5(eV)

Et-Ev=1.0(eV)

(a) (b)

図 5.4.3 表面準位依存性(a)各 FET の特性、(b)両 FET 合成

42

デバイスシミュレーションで得られていた二段階飽和特性を再現することが出来た。仮想

ゲートのポテンシャルを仮想ゲートの閾値変化で表現できた。αを変えることでニー電圧

付近の特性を変えることができた。 5.4.2 α依存性 α依存性の解析を行った。各パラメータを表 5.4.2 に示す。また、図 5.4.4 に各 FET の特性、両 FET 合成の特性を示す。

表 5.4.2α依存性各パラメータ

L(um) 1 L(um) 0.4VT０(V) -3.5 VT０(V) -1.7

α 0 α パラ

FET1 FET2

メータ

0

0.2

0.4

0.6

0.8

1

1.2

1.4


DR

AIN

CU

RR

EN

T(m

A)


α=0.5

α=0.4

α=0.3

α=0.2

α=0.1

0

0.05

0.1

0.15

0.2

0.25

0.3

0.35

0.4

0.45

0.5


DR

AIN

CU

RR

EN

T(m

A)


α=0.5

α=0.4

α=0.3

α=0.2

α=0.1

0

0.2

0.4

0.6

0.8

1

1.2

1.4


DR

AIN

CU

RR

EN

T(m

A)


α=0.5

α=0.4

α=0.3

α=0.2

α=0.1

0

0.05

0.1

0.15

0.2

0.25

0.3

0.35

0.4

0.45

0.5


DR

AIN

CU

RR

EN

T(m

A)


α=0.5

α=0.4

α=0.3

α=0.2

α=0.1

(a) (b) 図 5.4.4 α依存性(a)各 FET の特性、(b)両 FET 合成

αを大きくすることで、電流値が大きくなることが確認できた。αの値で飽和間の特性が

決まることがわかった。

43

5.5 まとめゲートエッジ表面の負帯電に起因する電流コラプス現象をSPICE回路モデルで再現した。、

FET1 と FET2 でピンニングのエネルギー準位が金属の仕事関数と表面準位とで異なるた

め、両 FET 表面の静電ポテンシャルは異なる。それを仮想ゲートのゲート印加電圧をずら

すことで表現した。FET2 の短チャネル効果係数αを 0.3 とすることでデバイスシミュレー

ションとほぼ同様の電流電圧特性が得られた。第１の折れ曲がりは FET2 のピンチオフで

起こる。ドレイン電圧をさらに上げると、短チャネル効果で FET2 の飽和電流が増大し、

その電流が FET1 のピンチオフ電流に達したときに第２の電流飽和が起こることが確認で

きた。

44

第５章の参考文献 [1] 井川、他、第 69 回応物学術講演会(2008 年 9 月、中部大学）5a-P16-10 [2] Y.Ohno, IEEE Trans. on Electron Devices, vol. ED-29, p.211 (1982)

45

第６章総括

本章では、本研究のまとめと、今後の課題・期待を記述する。 6.1 まとめ本研究では、電流コラプス現象の発生機構を明確化することを目的とし、測定・デバイス

シミュレーション・回路シミュレーションを行い解析した。第１章では、化合物半導体の背景・AlGaN/GaN HFET の期待と課題を述べた。第二章において、デバイス(HFET)作成を計画した。今回は、表面の条件を変えたサンプル

を作成した。第三章の測定結果において、まず、ステップストレス測定にて表面状態の依存性と左右非

対称のダメージが確認できた。このことから表面状態に大きく影響を受けていること、大

電圧(ストレス電圧)が印加される側がダメージ(キャリアの捕獲による高抵抗化)を受けるこ

とが予測された。また、オープンゲート FET の測定結果から、負電荷の堆積領域の大まか

な予測が得られた。第四章のデバイスシミュレーションにおいて、実験から得られた予測を元に、ドレイン側

ゲートエッジにおける仮想ゲートの解析を行った。解析結果から、負電荷注入による表面

準位のピンニングで仮想ゲートの形成が確認できた。また、仮想ゲートの特性は、負電荷

の量、領域長さ、準位エネルギーに依存することがわかった。第五章の回路シミュレーションにおいて、SPICE を用いて解析を行った。回路モデルは、

MOSFET レベル 3 に、FET 全体を金属ゲートの真性部(FET1)と仮想ゲート部（FET2)の直列接続として解析した。仮想ゲートの閾値、ゲート長、短チャネル効果係数を変えるこ

とでデバイスシミュレーションの結果に近づくことがわかった。 6.2 今後の展望本研究では、主に表面起因の電流コラプス現象の発生機構の説明がついた。本研究により、

コラプスに関連する界面準位分析の指針が得られ、実用化に向けた改良が更に進むと考え

られる。具体的には、ゲートエッジに負電荷が堆積しないように保護膜の絶縁性を高める

こと、負電荷が堆積しても影響が無いように伝導帯に近い準位をもつ表面構造が有効であ

ると考える。また、今後コストの問題から基板を Si 等にシフトしていく場合、バルク起因

の電流コラプス現象も無視できないであろう。表面、バルクそれぞれの発生機構を明確化

させることがまず達成されてから、電流コラプス現象の具体的な解決策が見えてくると考

えられる。

46

謝辞

本研究の遂行にあたり、終始懇切なる御指導を頂きました徳島大学ソシオテクノサイエン

ス研究部先進物質材料部門大野泰夫教授、敖金平准教授に感謝致します。卒業審査や発表会で有益な助言をいただきました、徳島大学ソシオテクノサイエンス研究

部先進物質材料部門酒井士郎教授、大宅薫教授、ならびに富永喜久雄准教授、直井美

貴准教授、西野克志准教授に感謝致します。試料の提供をして頂きました株式会社パウデックの皆様に感謝致します。保護膜成膜に協力していただいた株式会社サムコの皆様に感謝致します。研究室の中で、同じグループとしてシミュレーション・測定プログラム・プロセス等に協

力していただいた、黒田健太郎氏、細川大志氏、光山健太氏に感謝致します。最後に、実験・議論をはじめ、ミーティングや各発表会の練習などで議論をいただいた大

野研究室の卒業生・在学生の皆様に感謝いたします。

47

著者のこれまでの研究発表主著国際学会

[1] Y. Ikawa, Y. Yuasa, C. -Y. Hu, J. -P. Ao, and Y. Ohno “2D Device Simulation of AlGaN/GaN HFET Current Collapse Caused by Surface Negative Charge Injection” 2009 Topical Workshop on Heterostructure Microelectronics, Nagano, Aug. 2009.

主著国内学会 [1] 井川裕介, 湯浅頼英, 胡成余, 敖金平, 大野泰夫「AlGaN/GaN HFETにおける仮想

ゲート型電流コラプスのSPICE回路モデル」第 56 回応用物理学関係連合講演会, 2009 年

3 月 [2] 井川裕介, 湯浅頼英, 胡成余, 敖金平, 大野泰夫「AlGaN/GaN HFETのゲートエッ

ジ表面負帯電におけるDC特性の解析」第 69 回応用物理学会学術講演会, 2008 年 9 月主著研究会

[1] 井川裕介, 湯浅頼英, 胡成余, 敖金平, 大野泰夫「AlGaN/GaN HFETのゲートエッ

ジ負帯電による電流コラプスの 2 次元数値解析」電気学会電子材料研究会, 2008 年 11 月共著論文

[1] Takahashi Kensuke, Jin-Ping Ao, Ikawa Yusuke, Hu Cheng-Yu, Kawai Hiroji, Shinohara Naoki, Niwa Naoki and Yasuo Ohno : “GaN Schottky Diodes for Microwave Power Rectification”, Japanese Journal of Applied Physics, Vol.48, No.04, p.04C095, 2009.

共著国際学会 [1] Takahashi K., Jin-Ping Ao, Ikawa Y., Hu -Y. C., Kawai H., Shinohara N., Niwa N. and Yasuo Ohno “GaN Schottky Diodes for Microwave Power Rectification” The 2008 International Conference on Solid State Devices and Materials (SSDM2008), Tsukuba, Sep. 2008.

共著国内学会 [1] 黒田健太郎, 井川裕介, 光山健太, 敖金平, 大野泰夫「AlGaN/GaN HFET電流コラプ

スにおける光照射の影響」第 57 回応用物理学関係連合講演会 2010 年３月 [2] 黒田健太郎，井川裕介，胡成余，敖金平，大野泰夫「AlGaN/GaN HFET電流コ

ラプスのステップストレス測定」第 70 回応用物理学会学術講演会 2009 年９月 [3] 伊藤秀起,高橋健介, 井川裕介,原内貴司,岡田政也,胡成余,敖金平,河合弘治,篠原真毅,丹羽直幹,大野泰夫「マイクロ波整流用GaNショットキーダイオードの特性評価」電子情

報通信学会全国大会 2008 年３月 [4] 高橋健介,伊藤秀起,井川裕介,原内貴司,岡田政也,胡成余,敖金平,河合弘治,篠原真毅,丹羽直幹,大野泰夫「GaNを用いたマイクロ波整流用ショットキーバリアダイオード」第

48

55 回応用物理関連連合講演会 2008 年３月共著研究会

[1] 黒田健太郎, 井川裕介, 光山健太, 敖金平, 大野泰夫「ステップストレス測定による

AlGaN/GaN HFET電流コラプス解析」電子情報通信学会電子デバイス研究会（ED）2009年 11 月

49

付録１付録１では、４章のデバイスシミュレーションで用いたコラプス現象解析用のコマンドフ

ァイル(DC)を示す。この解析は、ゲート電圧 Vg1, Vg2(収束改善用微小電極)の電圧を共に 0V とし、Vd を 0Vから 20V までスイープするプログラムである。(DC 特性) #-------------------------------------------------------------- # GaN HFET Surface Charge Injection I-V Simulation (ID-VD) #-------------------------------------------------------------- Electrode { { Name="source" Voltage=0 Schottky Workfunction=3.16 Resist=2500} { Name="drain" Voltage=0 Schottky Workfunction=3.16 Resist=2500} { Name="gate" Voltage=0 Schottky Workfunction=4.55 } { Name="gate2" Voltage=0 Schottky Workfunction=6.07189 } } File { Grid= "HEMT_msh.grd" Doping= "HEMT_msh.dat" Current = "n1" Output = "n1" Plot = "n1" Parameter = "yi_Region.par" } Physics { Mobility(eHighFieldSaturation) Mobility(hHighFieldSaturation) DefaultParametersFromFile EffectiveIntrinsicDensity( OldSlotboom )

50

} Physics (Region = "AlGaN") { MoleFraction( xfraction=0.25 grading=0) } Physics( RegionInterface="AlGaN/GaN") { charge(Conc=1.0e+13) } Physics( RegionInterface="AlGaN/GateEdge_right") { charge(Conc=-1.0e+14) } Plot { Potential Electricfield eDensity hDensity eCurrent/Vector hCurrent/Vector TotalCurrent/Vector SRH Auger Avalanche eMobility hMobility eQuasiFermi hQuasiFermi eGradQuasiFermi hGradQuasiFermi eEparallel hEparallel eMobility hMobility eVelocity hVelocity DonorConcentration Acceptorconcentration Doping SpaceCharge ConductionBand ValenceBand BandGap Affinity xMoleFraction eTemperature hTemperature

51

} Math { Extrapolate Iterations=16 Digits=6 ErrRef(electron) = 1E5 ErrRef(hole) = 1E5 RHSmin=1e-10 RHSmax=1e30 CDensityMin=1e-30 DirectCurrentComputation RelTermMinDensity = 1e4 } Solve { # initial gate voltage Vg=0V Coupled(Iterations=1000) { Poisson } plot Coupled { Poisson Electron Hole} save(FilePrefix="vg0") # Load saved structures and ramp drain to create family of curves: # first curve load(FilePrefix="vg0")

52

NewCurrent="sio2_2gate_Vg0_" QuasiStationary ( InitialStep=0.01 Maxstep=0.02 MinStep=0.0000001 Goal { name="drain" voltage=20 } plot { range=(1 0) intervals=20} ) { Coupled { Poisson Electron Hole } CurrentPlot (time = (range = (0 0.2) intervals = 10; range = (0.2 1.0) ) ) } } 以上。

53

付録２付録２として、付録１で使用されているパラメータファイルを記載する。このパラメータファイルでは、Sapphire の誘電率を変更している。また、AlGaN のバンドギャップを価電子帯から 1eV 上にシフトさせている。これは、価電

子帯を表面準位として代用しているものである。 Region = "AlGaN" { Epsilon { * Ratio of the permittivities of material and vacuum * epsilon() = epsilon epsilon = 11.7 # [1] } Bandgap { * Eg = Eg0 + alpha Tpar^2 / (beta + Tpar) - alpha T^2 / (beta + T) * Parameter 'Tpar' specifies the value of lattice * temperature, at which parameters below are defined * Chi0 is electron affinity. # Chi0 = 4.05 # [eV] # Bgn2Chi = 0.5 # [1] # Eg0 = 3.42 # [eV] # Eg0(1)=6.13 Eg0 = 2.42 # [eV] Eg0(1)=5.13 #alpha = 0 # [eV K^-1] # beta = 1 # [K] # Tpar = 0.0000e+00 # [K] } }

54

Region = "Sapphire" { Epsilon { * Ratio of the permittivities of material and vacuum * epsilon() = epsilon epsilon = 10 # [1] } }

55

付録 3 付録 3 では、４章のデバイスシミュレーションで用いたコラプス現象解析用のコマンドフ

ァイル(AC)を示す。このコマンドで、1Hz～1MHz の Gd 特性を解析した。(AC 特性) #-------------------------------------------------------------- # GaN HFET Gd f Depend Simulation (AC) # #-------------------------------------------------------------- Device HFET { Electrode { { Name="source" Voltage=0 Schottky Workfunction=3.16 Resist=2500} { Name="drain" Voltage=0 Schottky Workfunction=3.16 Resist=2500} { Name="gate" Voltage=0 Schottky Workfunction=4.55 } } } File { Grid= "HEMT_msh.grd" Doping= "HEMT_msh.dat" Parameter = "yi_Region.par" } Physics { DefaultParametersFromFile EffectiveIntrinsicDensity( OldSlotboom ) } Physics (Region = "AlGaN") { MoleFraction( xfraction=0.25 grading=0) }

56

Physics( RegionInterface="AlGaN/GaN") { charge(Conc=1.0e+13) } Physics( RegionInterface="AlGaN/GateEdge_right") { charge(Conc=-1.0e+14) } Plot { Potential Electricfield eDensity hDensity eCurrent/Vector hCurrent/Vector TotalCurrent/Vector SRH Auger Avalanche eMobility hMobility eQuasiFermi hQuasiFermi eGradQuasiFermi hGradQuasiFermi eEparallel hEparallel eMobility hMobility eVelocity hVelocity DonorConcentration Acceptorconcentration Doping SpaceCharge ConductionBand ValenceBand BandGap Affinity xMoleFraction eTemperature hTemperature }

57

File { Current = "n1" Output = "n1" Plot = "n1" } Math { Extrapolate Iterations=16 Digits=6 ErrRef(electron) = 1E5 ErrRef(hole) = 1E5 RHSmin=1e-10 RHSmax=1e30 CDensityMin=1e-30 DirectCurrentComputation RelTermMinDensity = 1e4 } System { HFET trans (drain=d source=s gate=g) Vsource_pset vd (d 0) {dc=0} Vsource_pset vs (s 0) {dc=0} Vsource_pset vg (g 0) {dc=0} } Solve { ##############################-a) zero solution

58

# Poisson # Coupled { Poisson Electron Hole } Coupled(Iterations=1000) { Poisson } plot Coupled { Poisson Electron Hole} save(FilePrefix="vg0") load(FilePrefix="vg0") # NewCurrent="sio2_2gate_Vg0_" QuasiStationary ( InitialStep=5 Maxstep=5 MinStep=0.0000001 Goal { Parameter=vd.dc Voltage=5 } plot { range=(1 0) intervals=1} ) { ACCoupled ( StartFrequency=1e0 EndFrequency=1e6 NumberOfPoints=50 Decade Node(d s g) Exclude(vd vs vg) ) { Poisson Electron Hole } } }

59

付録４付録４では、電流コラプス現象解析用 HFET のサンプル・プロセス条件計画を示す。

表１．電流コラプス現象解析用 HFET１次試作サンプル条件サンプル番号ウエハ番号条件特徴

1 W177 カバーなし MIS 膜(SiO2) AlGaN ドーピングなし

X=0.35/0.25 8nm/16nm

2 W179 カバーなし MIS 膜(SiO2) AlGaN ドーピングあり

Si:5e18 X=0.35/0.25 8nm/16nm


x=0.25

4 W243 カバーあり(サムコ SiN 水素多)

MIS 膜(SiO2) AlGaN t=24nm x=0.25

5 W243 カバーなし MIS 膜(SiO2) AlGaN t=24nm x=0.25


Si:2e18 X=0.25 24nm

7 W243 カバーあり(サムコ SiN 水素少)


8 W243 カバーあり(サムコシラン系 SiO2)


9 W159 カバーなし MIS 膜(SiO2) AlGaN t=12nm x=0.2410 W98 カバーなし MIS 膜(SiO2) n-SiC 基板 11 W106 カバーなし MIS 膜(SiO2) Sapphire 基板 12 **** カバーなし MIS 膜(SiO2) Si 基板

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整理番号目的 Lot. No.

開始完成担当マスク

サンプル 1 2 3 4 5 6 7 8 9 10 11 12ウエハ番号 W177 W179 W178 W243 W243 W249 W243 W243 W159 W98 W106 DOWA

備　考

AlGaN,X=0.35/0.258/16nm

AlGaN,Si:5e18

X=0.35/0.258/16nm

AlGaNドーピングありx=0.25

AlGaNt=24nmx=0.25

AlGaNt=24nmx=0.25

AlGaN,Si:2e18X=0.2524nm

AlGaNt=24nmx=0.25

AlGaNt=24nmx=0.25

AlGaN,t=12nmx=0.24

SiC基板Sapphire

基板Si基板

サンプル形状

1 OHMIC　リソ

2 スパッタ

3 アーニル

4 MESA リソ

5 ICP

6 SiO2堆積

7 パターニング(SiO2)リソ

8 GATE　リソ

9 ICP 10nm 10nm 10nm - - 10nm - - - - - -

10 スパッタ

11SiN,SiO2堆積　　(サ

ムコ）- - - SiN,H多 - - SiN,H少

シランSiO2

- - - -

12 FPリソ(4,7,8のみ)

13 ポストアニール

Ni/Au=70/30nm

HPR1183L/5000rpm, 110℃/4min, 90count/3min (1:4), 110℃/8min, UV: 80℃/5min, BHF：4/10min, 7/30min, 8/5min

300℃, 5min

HPR1183L/3000rpm, 110℃/4min, 90count/3min (1:4),110℃/8min, UV: 80℃/5min, BHF/1min33sec

HPR1183L/5000rpm, 110℃/4min, 90count/3min (1:4), 110℃/8min, UV: 80℃/5min, 塩酸：純水＝1:1/5min

100nm, O2/TEOS=500/1sccm

Ti/Al/Ti/Au=50/200/40/40nm

80nm

HPR1183L/3000rpm, 110℃/4min, 90count/3min (1:4), 110℃/8min,

850℃/ 1min、N2

LQ0908AlGaN/GaN HFET 電流コラプス現像の評価

喬 M152009/6/5 2009/8/5

プロセス順番

HPR1183L/3000rpm, 110℃/4min, 90count/3min (1:4),110℃/8min, UV: 80℃/5min, 塩酸：純水＝1:1/5min

図１．電流コラプス現象解析用 HFET１次試作プロセス条件

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表２．電流コラプス現象解析用 HFET２次試作サンプル条件サンプル番号ウエハ番号条件特徴

1 W314 カバーなし MIS 膜(SiO2) 表面 n-GaN 5nm 2 W314 カバーなし MIS 膜(SiO2) 表面 n-GaN 5nm 3 W315 カバーなし MIS 膜(SiO2) 表面 p-GaN 5nm 4 W315 カバーなし MIS 膜(SiO2) 表面 p-GaN 5nm 5 W317 カバーなし MIS 膜(SiO2) 表面 u-GaN 5nm 6 W317 カバーなし MIS 膜(SiO2) 表面 u-GaN 5nm 7 W316 カバーなし MIS 膜(SiO2) 表面 GaN 無し 8 W316 カバーなし MIS 膜(SiO2) 表面 GaN 無し

整理番号目的 Lot. No.

開始完成担当マスク

サンプル 1 2 3 4 5 6 7 8 9 10 11 12ウエハ番号 W314 W314 W315 W315 W317 W317 W316 W316

備　考表面n-GaN

5nm表面n-GaN

5nm表面p-

GaN 5nm表面p-GaN

5nm表面u-

GaN 5nm表面u-GaN

5nm表面GaN

無し表面GaN無

し

サンプル形状カバー無しカバー無しカバー無しカバー無しカバー無しカバー無しカバー無しカバー無し

1 OHMIC　リソ

2 スパッタ

3 アーニル

4 MESA リソ

5 ICP

6 SiO2堆積

7 パターニング(SiO2)リソ

8 GATE　リソ

9 ICP - - - - - 10nm - - - - - -

10 スパッタ

13 ポストアニール

プロセス順番

2009/12/7

LQ0908AlGaN/GaN HFET 電流コラプス現像の評価

井川裕介 M15

HPR1183L/3000rpm, 110℃/4min, 90count/3min (1:4),110℃/8min, UV: 80℃/5min, 塩酸：純水＝1:1/5min

HPR1183L/3000rpm, 110℃/4min, 90count/3min (1:4),110℃/8min, UV: 80℃/5min, BHF/1min33sec

100nm, O2/TEOS=500/1sccm

Ti/Al/Ti/Au=50/200/40/40nm

80nm

HPR1183L/3000rpm, 110℃/4min, 90count/3min (1:4), 110℃/8min,

850℃/ 1min、N2

HPR1183L/5000rpm, 110℃/4min, 90count/3min (1:4), 110℃/8min, UV: 80℃/5min, 塩酸：純水＝1:1/5min

Ni/Au=70/30nm

300℃, 5min, N2雰囲気

図 2．電流コラプス現象解析用 HFET2 次試作プロセス条件

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AlGaN/GaN HFET における電流コラプス現象の発生機構に関する...

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