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Dispositivos Lógicos Programables
Dispositivos Lógicos Programables 2011Facultad de Ingeniería y Ciencias Hídricas
Universidad Nacional del Litoral
DLP 2011 Slides de la Unidad 1 Santiago Roatta
Hoy, 17 de agosto veremos…• ¿Cuál es la gama de dispositivos lógicos
programables que ofrece el mercado?– PAL, PLA, GAL, CPLD y FPGA
• ¿Qué herramientas están disponibles para programarlos?– Genéricas– Propias de los fabricantes de DLP: MaxPlus, ISE
• Breve introdución a los lenguajes de descripción de hardware– VHDL
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Clasificación de los DispositivosLógicos Programables
Simples: PLA, PAL, GAL
Complejos: CPLD
FPGA
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PLA
Es un dispositivo AND-OR combinacional de dos niveles, el cual se puede programar para que realice cualquier expresión lógica de suma de productos, sujeta a limitaciones de tamaño del dispositivo.
Las limitaciones son:número de entradas (n)número de salidas (m)número de términos de producto (p)
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PLA, PAL y GAL
PLA: Dispositivo AND-OR de dos niveles, en donde las matrices AND y OR son ambas programables.
PAL: Solo la matriz AND es programable
GAL: Es reprogramable
¡ Incluyen una macrocelda OLMC de salidapara implementar sistemas secuenciales !
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ISE 8.2
Herramienta de Xilinx para implementar aplicaciones sobre dispositivos lógicos
programables
Está instalada en el Laboratorio III
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VHDL• Es un lenguaje de descripción de hardware, no un
lenguaje de programación• Permite especificar con precisión el comportamiento de
un sistema digital.• Los diseños pueden descomponerse jerárquicamente.• Es posible diseñar y sintetizar desde un circuito
combinacional hasta un microprocesador completo en un chip.
• Cada elemento tiene:– Una interfaz bien definida (para conectarlo a otros elementos)– Una especificación de comportamiento
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VHDL
• Cada componente tiene su entidad y su arquitectura.
• La definición de la arquitectura de un componente puede realizarse de diferentes maneras:– Estructural (structural modeling)– Funcional o de comportamiento (behavioral
modeling)– A nivel de transferencia de registros (RTL) o de flujo
de datos (dataflow modeling)
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VHDL concurrente y secuencial
• Una arquitectura definida con un estilo funcional o de comportamiento (behavioral modeling) es secuencial.
• La definición estructural (structural modeling) es concurrente.
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Descripción de Comportamiento
• Utiliza el proceso: es una sentencia concurrente, pero lo que está dentro es secuencial
• Algunas sentencias secuenciales:– Condicionales: wait, if-then-else, case– Bucles: loop, for, while, exit, next– Importante!! Las variables se pueden definir
solamente dentro de un proceso.
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Descripción Estructural• Es concurrente y refleja adecuadamente el
hardware.• Está organizada:
– Zona de definiciones: señales internas y componentes a utilizar; y definición de la arquitectura de los componentes.
– Instanciar los componentes: (conectarlos entre sí)– Definiciones concurrentes, por ejemplo:
• Bloques• When (es equivalente a if-then-else)• With… select (es equivalente a case)