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Fabricación
de
Circuitos
Integrados
María Isabel Schiavon - 2006
CRECIMIENTOEPITAXIAL
La tecnología más popular
e i
e o A B
C
D E
.5V DD
V DD
V DD
V C V TN V DD + V TP
i D
CMOS
Simplicidad de diseñoBaja disipaciónAltos niveles de integración
VG=V ⇒ NMOS conduce
VG=0 ⇒ NMOS cortado
Si Vi=0 (source) ⇒C se descarga totalmente
Si Vi=V (drain) ⇒C se carga hasta VC=V-VT
VG=0 ⇒ PMOS conduce
VG=V ⇒ PMOS cortado
Si Vi=V (source) ⇒C se carga totalmente (VC=V)
Si Vi=0 (drain) ⇒C se descarga hasta VC=VT
-VG
Puerta de TransmisiónLos dos transistores conducen al mismo tiempo
Inversor CMOS
Ni GSv v=
NDS ov v=
VDD
vi o
VSS
DD
v i
VSS
V
v ov
NTV 0>
PTV 0<
P NDS DS DDv v V= −PGS i DDv v V= −
SSV 0≤N PD Di i= −
N Ni GS T
n
v v V
Q cortado
= <P PGS i DD Tv v V V 0= − < <
tanpQ conduce
zona corriente cons te
N NG S T nv V Q co n d u ce>
-
. .N N NDS GS T
n
v v V
Q zona cte cte
>
-N N NDS GS T
n
v v V
Q zona resistiva
<
-P
P
GS i DD
DS o DD
v v V
v v V
= −
=
NDS o DDv v V= ≈
..P P P
P P P
DS GS T
DS GS T
v v V zona cte cte
v v V zona resistiva
> −
< −
DD
vi
V
ovD
QN
QP
vi
vo
A B
.5VDD
VDD
V TN
id
zona BNi Tv V≥
-N N NDS GS Tv v V>
-P P PDS GS Tv v V<
Qn zona cte. cte.Qp zona resistiva
zona ANi Tv V<
Qn corteQp zona resistiva
-P P PDS GS Tv v V<
DD
vi
V
ovD
QN
QP
vi
voA B
C.5VDD
VDD
VCVTN
id
( ) ( )N P
N P
DS DS
2 2N P
i T i DD T
i i
v V v V V2 2β β
= −
− = − −
P N
1
N Ni DD T T C
P P
v V V V 1 Vβ ββ β
−
= + + + =
Dos fuentes de corriente en serie
iDP
iDN
-N N NDS GS Tv v V>
-P PDS GS TP
v v V>
Qn y Qp zona cte. cte.
zona C
Ni Tv V≥
DD
vi
V
ovD
QN
QP
vi
voA B
C
D E
.5VDD
VDD
VDD
VCVTNVDD+ VTP
i d
-N N NDS GS Tv v V<
-P P PDS GS Tv v V>
Qn zona resistivaQp cortado
-Pi DD Tv V V≥
zona E
zona D
-N N NDS GS Tv v V<
Qn zona resistivaQp zona cte. cte
DD
vi
V
ovD
QN
QP
vi
vo
.5VDD
VDD
VDD
VTN VDD+ VTP.5VDD
βN/ βP= 10
βN/ βP= 0,1
βN
/ βP
=1
Influencia de las características de
los transistores
t
vi
t
vo
d
f trt
t
Características de conmutación
VOHmín
VIHmín
VOLmáx
VILmáx
NM
NML
H
ei
eo
VDDVTNVDD+ VTP
~VDDVOH
dvodvi
= -1
VIHVI L
VOL~0
Margen de ruido
Proceso Pozo PProceso Pozo N
Proceso SOIProceso Doble Pozo
Sección inversor CMOS
Proceso Pozo N
Layout inversor CMOSVista NMOS
Layout
P+P+N+N+
Pozo NSustrato P
VSS
VDD
v in
vout
SiO2Sección
Inversor CMOS
CMOS: etapas proceso fabricación
Máscara 1
Difusión de pozo
PozoN-WELL
SUSTRATO P
ÓXIDO DE CAMPO
CMOS: etapas proceso fabricación
Máscara 2
Definición de áreas activas
Área activaÓXIDO FINO
CMOS: etapas proceso fabricación
Máscara 3
Definición de las puertas
POLISILICIOPolisilicio
Difusión n+MOS canal N
CMOS: etapas proceso fabricación
Implante N+N+ N+
Máscara 4
CMOS: etapas proceso fabricación
Difusión p+MOS canal P
Implante P+ P+ P+
Máscara 5
Máscara 6
CMOS: etapas proceso fabricación
Perforaciones de contacto
Contactos
Máscara 7
CMOS: etapas proceso fabricación
Metalización
Metal
MetalizaciónMáscara 7
Pasivación
Máscara 8
Conexionado ( )micro soldaduras
Lay-outs
Generaciónde un camino de baja
impedancia entre alimentación y tierra en un CI CMOS debido a la formación de transistores
bipolares parásitos.
Latch-up
Rs
T1 y T2 conforman un tiristor
Valores elevados deRs y Rw provocan la conducción de T1 y T2, la realimentación positiva intrínseca provoca un cortocircuito permanente entre Vdd y masa ⇒ LATCH-UP.
Minimización de la gananciade los transistores parásitos
Aumento de la distancia entre dispositivos P y N
Anillos de guarda
Aumento número de contactos pozo y sustrato. Proximidad a las fuentes de conexión
Reducción de la resistividad de sustrato y pozo
Precauciones
definición arquitectura
verificación funcional
diseño lógico y verificación
diseño circuital y verificación
Fabricaciónen serie
ensayo, verificación caracterización
prototipos
Concepcióny diseño
especificación circuito
Diseño a nivel transistores
Dimensionamiento transistores
Simulación eléctrica pre lay-out
Layout y verificación reglas
Extracción del circuito
Simulación eléctrica post lay-out
Diseño Circuital y verificación
ETAPAS DELPROYECTO
Diseño de circuitos electrónicos