Post on 22-Sep-2020
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Análisis e Implementación de algoritmos FFT paratransmisiones OFDM
Alumno: Sr. Andrés Dario CassagnesDirector: Dr. Ing. Ariel Lutenberg
Codirector: Ing. Federico Giordano Zacchigna
Laboratorio de Sistemas EmbebidosFacultad de Ingeniría
Universidad de Buenos Aires
15/12/2016
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 1 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿QUE ES UNA TRANSMISIÓN OFDM?
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 3 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 3 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 3 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 3 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿Como funciona?
Divide la informaciónen múltiplesfrecuencias
Bandas defrecuenciasolapadas
Necesito sintonizar todas las frecuencias
Se puede implementar en hardwareSe puede implementar en software
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿Como funciona?
Divide la informaciónen múltiplesfrecuencias
Bandas defrecuenciasolapadas
Necesito sintonizar todas las frecuencias
Se puede implementar en hardwareSe puede implementar en software
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿Como funciona?
Divide la informaciónen múltiplesfrecuencias
Bandas defrecuenciasolapadas
Necesito sintonizar todas las frecuencias
Se puede implementar en hardwareSe puede implementar en software
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿Como funciona?
Divide la informaciónen múltiplesfrecuencias
Bandas defrecuenciasolapadas
Necesito sintonizar todas las frecuencias
Se puede implementar en hardwareSe puede implementar en software
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿Como funciona?
Divide la informaciónen múltiplesfrecuencias
Bandas defrecuenciasolapadas
Necesito sintonizar todas las frecuenciasSe puede implementar en hardware
Se puede implementar en software
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿Como funciona?
Divide la informaciónen múltiplesfrecuencias
Bandas defrecuenciasolapadas
Necesito sintonizar todas las frecuenciasSe puede implementar en hardware
Se puede implementar en software
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿Como funciona?
Divide la informaciónen múltiplesfrecuencias
Bandas defrecuenciasolapadas
Necesito sintonizar todas las frecuenciasSe puede implementar en hardwareSe puede implementar en software
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
¿Como funciona?
Divide la informaciónen múltiplesfrecuencias
Bandas defrecuenciasolapadas
Necesito sintonizar todas las frecuenciasSe puede implementar en hardwareSe puede implementar en software
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FFT
Transformada rápida de Fourier
Sumas/restas y multiplicaciones
Cada salida = suma y resta de todas las entradas
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FFT
Transformada rápida de Fourier
Sumas/restas y multiplicaciones
Cada salida = suma y resta de todas las entradas
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FFT
Transformada rápida de Fourier
Sumas/restas y multiplicaciones
Cada salida = suma y resta de todas las entradas
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FPGA
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FPGA
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FPGA
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FPGA
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FPGA
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FPGA
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FPGA
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
FPGA
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
MOTIVACIÓN Y OBJETIVOS
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Motivacion
Motivación
El avance de los sistemas de radio definidos por software
La flexibilidad que brindan las FPGAs para implementar sistemas
complejos
La necesidad de sistemas de comunicaciones de código libre, eficientes
y económicos
Aportar al desarrollo de un sistema de telecomunicaciones dentro del
LSE de la facultad
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Motivacion
Motivación
El avance de los sistemas de radio definidos por software
La flexibilidad que brindan las FPGAs para implementar sistemas
complejos
La necesidad de sistemas de comunicaciones de código libre, eficientes
y económicos
Aportar al desarrollo de un sistema de telecomunicaciones dentro del
LSE de la facultad
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Motivacion
Motivación
El avance de los sistemas de radio definidos por software
La flexibilidad que brindan las FPGAs para implementar sistemas
complejos
La necesidad de sistemas de comunicaciones de código libre, eficientes
y económicos
Aportar al desarrollo de un sistema de telecomunicaciones dentro del
LSE de la facultad
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Motivacion
Motivación
El avance de los sistemas de radio definidos por software
La flexibilidad que brindan las FPGAs para implementar sistemas
complejos
La necesidad de sistemas de comunicaciones de código libre, eficientes
y económicos
Aportar al desarrollo de un sistema de telecomunicaciones dentro del
LSE de la facultad
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema de
telecomunicaciones definido por software.
Realizar una evaluación de desempeño
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema detelecomunicaciones definido por software.
Desempeño
Escalabilidad
Versatilidad
Tamaño reducido
Realizar una evaluación de desempeño
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema detelecomunicaciones definido por software.
Desempeño
Escalabilidad
Versatilidad
Tamaño reducido
Realizar una evaluación de desempeño
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema detelecomunicaciones definido por software.
Desempeño
Escalabilidad
Versatilidad
Tamaño reducido
Realizar una evaluación de desempeño
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema detelecomunicaciones definido por software.
Desempeño
Escalabilidad
Versatilidad
Tamaño reducido
Realizar una evaluación de desempeño
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema de
telecomunicaciones definido por software.
Realizar una evaluación de desempeño
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema de
telecomunicaciones definido por software.Realizar una evaluación de desempeño
Funcionamiento
Ruido / error
Distorsión armónica
Recursos
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema de
telecomunicaciones definido por software.Realizar una evaluación de desempeño
Funcionamiento
Ruido / error
Distorsión armónica
Recursos
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema de
telecomunicaciones definido por software.Realizar una evaluación de desempeño
Funcionamiento
Ruido / error
Distorsión armónica
Recursos
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema de
telecomunicaciones definido por software.Realizar una evaluación de desempeño
Funcionamiento
Ruido / error
Distorsión armónica
Recursos
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema de
telecomunicaciones definido por software.
Realizar una evaluación de desempeño
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Objetivos
Objetivos
Diseñar un modulador/demodulador para un sistema de
telecomunicaciones definido por software.
Realizar una evaluación de desempeño
Realizar una comparativa con desarrollos de terceros para evaluar el
diseño realizado
Proponer trabajos futuros para continuar y mejorar el diseño.
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
SELECCIÓN DE LASARQUITECTURAS
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Algoritmos FFT
Existen varios algoritmos
Good-Thomas
Winograd
Cooley-TuckeySe selecciona el algoritmo Radix-r (Cooley-Tuckey)
Flexibilidad en la longitud
Simplicidad en la implementación
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Algoritmos FFT
Existen varios algoritmos
Good-Thomas
Winograd
Cooley-TuckeySe selecciona el algoritmo Radix-r (Cooley-Tuckey)
Flexibilidad en la longitud
Simplicidad en la implementación
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Algoritmos FFT
Existen varios algoritmos
Good-Thomas
Winograd
Cooley-TuckeySe selecciona el algoritmo Radix-r (Cooley-Tuckey)
Flexibilidad en la longitud
Simplicidad en la implementación
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Algoritmos FFT
Existen varios algoritmos
Good-Thomas
Winograd
Cooley-Tuckey
Se selecciona el algoritmo Radix-r (Cooley-Tuckey)
Flexibilidad en la longitud
Simplicidad en la implementación
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Algoritmos FFT
Existen varios algoritmos
Good-Thomas
Winograd
Cooley-TuckeySe selecciona el algoritmo Radix-r (Cooley-Tuckey)
Flexibilidad en la longitud
Simplicidad en la implementación
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Algoritmos FFT
Existen varios algoritmos
Good-Thomas
Winograd
Cooley-TuckeySe selecciona el algoritmo Radix-r (Cooley-Tuckey)
Flexibilidad en la longitud
Simplicidad en la implementación
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Algoritmos FFT
Existen varios algoritmos
Good-Thomas
Winograd
Cooley-TuckeySe selecciona el algoritmo Radix-r (Cooley-Tuckey)
Flexibilidad en la longitud
Simplicidad en la implementación
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Cantidad de puntos por operación
Cantidad de etapas
Cantidad de operaciones por etapa
Long. del bloque Mult. Mult. no triv sumas2 2 0 23 3 2 64 4 0 85 6 5 177 9 8 368 8 2 269 11 10 44
Se decide implementar dos arquitecturas: radix-2 y radix-4
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 12 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Cantidad de puntos por operación
Cantidad de etapas
Cantidad de operaciones por etapa
Long. del bloque Mult. Mult. no triv sumas2 2 0 23 3 2 64 4 0 85 6 5 177 9 8 368 8 2 269 11 10 44
Se decide implementar dos arquitecturas: radix-2 y radix-4
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Cantidad de puntos por operación
Cantidad de etapas
Cantidad de operaciones por etapa
Long. del bloque Mult. Mult. no triv sumas2 2 0 23 3 2 64 4 0 85 6 5 177 9 8 368 8 2 269 11 10 44
Se decide implementar dos arquitecturas: radix-2 y radix-4
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Cantidad de puntos por operación
Cantidad de etapas
Cantidad de operaciones por etapa
Long. del bloque Mult. Mult. no triv sumas2 2 0 23 3 2 64 4 0 85 6 5 177 9 8 368 8 2 269 11 10 44
Se decide implementar dos arquitecturas: radix-2 y radix-4
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 12 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Arquitecturas para la implementación radix-r
Esquema radix-2 de 8 puntos
Cada círculo representa una suma
Cada flecha representa un producto
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Arquitecturas para la implementación radix-r
Esquema radix-2 de 8 puntos
Cada círculo representa una suma
Cada flecha representa un producto
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 13 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Arquitecturas para la implementación radix-r
Esquema radix-2 de 8 puntos
Cada círculo representa una suma
Cada flecha representa un producto
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 13 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Arquitecturas para la implementación radix-r
Arquitectura paralela
Arquitectura desenrrollada
Arquitectura iterativa
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Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Arquitecturas para la implementación radix-r
Arquitectura paralela
Arquitectura desenrrollada
Arquitectura iterativa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 14 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Arquitecturas para la implementación radix-r
Arquitectura paralela
Arquitectura desenrrollada
Arquitectura iterativa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 14 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Arquitecturas para la implementación radix-r
Arquitectura paralela
Arquitectura desenrrollada
Arquitectura iterativa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 14 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Transformada de Fourier
Arquitecturas para la implementación radix-r
Arquitectura paralela
Arquitectura desenrrollada
Arquitectura iterativa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 14 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
IMPLEMENTACIÓN DE LASARQUITECTURAS
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 15 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Radix-2 Iterativa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 16 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Radix-2 Iterativa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 16 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Radix-4 Iterativa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 17 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Radix-4 Iterativa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 17 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Unidad aritmética
Multiplicador
Memoria
Datapath
Unidad de control
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 18 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Unidad aritmética
Multiplicador
Memoria
Datapath
Unidad de control
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 18 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Unidad aritmética
Multiplicador
Memoria
Datapath
Unidad de control
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 18 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Unidad aritmética
Multiplicador
Memoria
Datapath
Unidad de control
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 18 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Unidad aritmética
Multiplicador
Memoria
Datapath
Unidad de control
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 18 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Arquitecturas radix
Unidad aritmética
Multiplicador
Memoria
Datapath
Unidad de controlAndres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 18 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad aritmética
Suma y resta entre dos puntos
Operaciones entre cuatro puntos
Datapath interno
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 19 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad aritmética
Suma y resta entre dos puntos
Operaciones entre cuatro puntos
Datapath interno
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 19 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad aritmética
Suma y resta entre dos puntos Operaciones entre cuatro puntos
Datapath interno
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 19 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad aritmética
Suma y resta entre dos puntos Operaciones entre cuatro puntos
Datapath interno
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 19 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad aritmética
Suma y resta entre dos puntos Operaciones entre cuatro puntos
Datapath interno
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 19 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Algoritmo Cordic
Rotaciones en base a microrotaciones
Microrotaciones sucesivas
Arquitectura desenrrollada
Preprocesador
Escalado final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 20 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Algoritmo Cordic
Rotaciones en base a microrotaciones
Microrotaciones sucesivas
Arquitectura desenrrollada
Preprocesador
Escalado final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 20 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Algoritmo Cordic
Rotaciones en base a microrotaciones
Microrotaciones sucesivas
Arquitectura desenrrollada
Preprocesador
Escalado final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 20 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Algoritmo Cordic
Rotaciones en base a microrotaciones
Microrotaciones sucesivas
Arquitectura desenrrollada
Preprocesador
Escalado final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 20 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Algoritmo Cordic
Rotaciones en base a microrotaciones
Microrotaciones sucesivas
Arquitectura desenrrollada
Preprocesador
Escalado final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 20 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Algoritmo Cordic
Rotaciones en base a microrotaciones
Microrotaciones sucesivas
Arquitectura desenrrollada
Preprocesador
Escalado final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 20 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Algoritmo Cordic
Rotaciones en base a microrotaciones
Microrotaciones sucesivas
Arquitectura desenrrollada
Preprocesador
Escalado final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 20 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Algoritmo Cordic
Rotaciones en base a microrotaciones
Microrotaciones sucesivas
Arquitectura desenrrollada
Preprocesador
Escalado final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 20 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Multiplicador complejo
Memoria para los factores
Preprocesador
Multiplicación compleja
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 21 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Multiplicador complejo
Memoria para los factores
Preprocesador
Multiplicación compleja
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 21 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Multiplicador complejo
Memoria para los factores
Preprocesador
Multiplicación compleja
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 21 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Multiplicación
Multiplicador complejo
Memoria para los factores
Preprocesador
Multiplicación compleja
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 21 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Memoria
Tipo dual port RAM
Un puerto de lectura y uno deesccritura
En cada operación se necesitan leertres datos y escribir tres datos
Tres puertos de lectura y tres puertosde escritura
tres sub-bloques dual port RAM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 22 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Memoria
Tipo dual port RAM
Un puerto de lectura y uno deesccritura
En cada operación se necesitan leertres datos y escribir tres datos
Tres puertos de lectura y tres puertosde escritura
tres sub-bloques dual port RAM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 22 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Memoria
Tipo dual port RAM
Un puerto de lectura y uno deesccritura
En cada operación se necesitan leertres datos y escribir tres datos
Tres puertos de lectura y tres puertosde escritura
tres sub-bloques dual port RAM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 22 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Memoria
Tipo dual port RAM
Un puerto de lectura y uno deesccritura
En cada operación se necesitan leertres datos y escribir tres datos
Tres puertos de lectura y tres puertosde escritura
tres sub-bloques dual port RAM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 22 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Memoria
Tipo dual port RAM
Un puerto de lectura y uno deesccritura
En cada operación se necesitan leertres datos y escribir tres datos
Tres puertos de lectura y tres puertosde escritura
tres sub-bloques dual port RAM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 22 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Memoria
Tipo dual port RAM
Un puerto de lectura y uno deesccritura
En cada operación se necesitan leertres datos y escribir tres datos
Tres puertos de lectura y tres puertosde escritura
tres sub-bloques dual port RAM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 22 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath general
Hay dos tipos de operaciones posibles
Traspaso de datos en memoria
Operación aritmética entre dos datos
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 23 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath general
Hay dos tipos de operaciones posibles
Traspaso de datos en memoria
Operación aritmética entre dos datos
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 23 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath general
Hay dos tipos de operaciones posibles
Traspaso de datos en memoria
Operación aritmética entre dos datos
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 23 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath general
Hay dos tipos de operaciones posibles
Traspaso de datos en memoria
Operación aritmética entre dos datos
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 23 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath Radix-2
Etapa inicial
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 24 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath Radix-2
Etapas intermedias
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 24 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath Radix-2
Etapa final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 24 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath Radix-4
Etapa inicial
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 25 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath Radix-4
Etapas intermedias
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 25 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Datapath
Datapath Radix-4
Etapa final
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 25 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Escalamiento
Unidad de escalamiento
Hay riesgo de overflow
1 bit por etapaDivisión por 2
TruncamientoRedondeo
Activación dinámica y diferenciada por etapa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 26 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Escalamiento
Unidad de escalamiento
Hay riesgo de overflow
1 bit por etapa
División por 2
TruncamientoRedondeo
Activación dinámica y diferenciada por etapa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 26 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Escalamiento
Unidad de escalamiento
Hay riesgo de overflow
1 bit por etapaDivisión por 2
TruncamientoRedondeo
Activación dinámica y diferenciada por etapa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 26 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Escalamiento
Unidad de escalamiento
Hay riesgo de overflow
1 bit por etapaDivisión por 2
Truncamiento
Redondeo
Activación dinámica y diferenciada por etapa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 26 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Escalamiento
Unidad de escalamiento
Hay riesgo de overflow
1 bit por etapaDivisión por 2
TruncamientoRedondeo
Activación dinámica y diferenciada por etapa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 26 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Escalamiento
Unidad de escalamiento
Hay riesgo de overflow
1 bit por etapaDivisión por 2
TruncamientoRedondeo
Activación dinámica y diferenciada por etapa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 26 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Escalamiento
Unidad de escalamiento
Hay riesgo de overflow
1 bit por etapaDivisión por 2
TruncamientoRedondeo
Activación dinámica y diferenciada por etapa
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 26 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Descripción
El control se realiza mediante dos contadores
Un contador de etapas, stg_ctrUn contador de puntos, ptr_ctr
El tipo de operación se determina analizando una posición del contador de puntos
‘0’: operación en memoria
‘1’: operación aritmética‘00’: operación a memoria A
‘01’: operación a memoria B
‘10’: operación a memoria C
‘11’: operación aritmética
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 27 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Descripción
El control se realiza mediante dos contadoresUn contador de etapas, stg_ctr
Un contador de puntos, ptr_ctr
El tipo de operación se determina analizando una posición del contador de puntos
‘0’: operación en memoria
‘1’: operación aritmética‘00’: operación a memoria A
‘01’: operación a memoria B
‘10’: operación a memoria C
‘11’: operación aritmética
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 27 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Descripción
El control se realiza mediante dos contadoresUn contador de etapas, stg_ctrUn contador de puntos, ptr_ctr
El tipo de operación se determina analizando una posición del contador de puntos
‘0’: operación en memoria
‘1’: operación aritmética‘00’: operación a memoria A
‘01’: operación a memoria B
‘10’: operación a memoria C
‘11’: operación aritmética
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 27 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Descripción
El control se realiza mediante dos contadoresUn contador de etapas, stg_ctrUn contador de puntos, ptr_ctr
El tipo de operación se determina analizando una posición del contador de puntos
‘0’: operación en memoria
‘1’: operación aritmética‘00’: operación a memoria A
‘01’: operación a memoria B
‘10’: operación a memoria C
‘11’: operación aritmética
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 27 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Descripción
El control se realiza mediante dos contadoresUn contador de etapas, stg_ctrUn contador de puntos, ptr_ctr
El tipo de operación se determina analizando una posición del contador de puntos
‘0’: operación en memoria
‘1’: operación aritmética‘00’: operación a memoria A
‘01’: operación a memoria B
‘10’: operación a memoria C
‘11’: operación aritmética
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 27 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Descripción
El control se realiza mediante dos contadoresUn contador de etapas, stg_ctrUn contador de puntos, ptr_ctr
El tipo de operación se determina analizando una posición del contador de puntos
‘0’: operación en memoria
‘1’: operación aritmética
‘00’: operación a memoria A
‘01’: operación a memoria B
‘10’: operación a memoria C
‘11’: operación aritmética
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 27 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Descripción
El control se realiza mediante dos contadoresUn contador de etapas, stg_ctrUn contador de puntos, ptr_ctr
El tipo de operación se determina analizando una posición del contador de puntos
‘0’: operación en memoria
‘1’: operación aritmética‘00’: operación a memoria A
‘01’: operación a memoria B
‘10’: operación a memoria C
‘11’: operación aritmética
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 27 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Máquinas de estado
La unidad de control funciona en base a dos máquinas de estados
Una máquina de estados principal. Inicialización y reset.
Una máquina de estados operativa. Configuración del datapath.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 28 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Máquinas de estado
La unidad de control funciona en base a dos máquinas de estados
Una máquina de estados principal. Inicialización y reset.
Una máquina de estados operativa. Configuración del datapath.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 28 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Máquinas de estado
La unidad de control funciona en base a dos máquinas de estados
Una máquina de estados principal. Inicialización y reset.
Una máquina de estados operativa. Configuración del datapath.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 28 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Máquinas de estado
La unidad de control funciona en base a dos máquinas de estados
Una máquina de estados principal. Inicialización y reset.
Una máquina de estados operativa. Configuración del datapath.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 28 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Unidad de Control
Unidad de Control - Máquinas de estado
La unidad de control funciona en base a dos máquinas de estados
Una máquina de estados principal. Inicialización y reset.
Una máquina de estados operativa. Configuración del datapath.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 28 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Diseño final
Diseño final de la arquitectura radix-2
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 29 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Diseño final
Diseño final de la arquitectura radix-4
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 30 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Interfaces de las arquitecturas
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 31 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
CARACTERIZACIÓN Y PRUEBAS
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 32 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesarios
Ensayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrón
Ensayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesarios
Ensayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesarios
Ensayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Listado de pruebas
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 33 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Señales Patrón
Señales patrón
Se realizaron pruebas utilizando como entrada deltas en diferentescompoenentes y se analizó su salida
Una delta en posición ‘0’Una delta en posición ‘6’
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 34 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Señales Patrón
Señales patrón
Se realizaron pruebas utilizando como entrada deltas en diferentescompoenentes y se analizó su salida
Una delta en posición ‘0’
Una delta en posición ‘6’
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 34 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Señales Patrón
Señales patrón
Se realizaron pruebas utilizando como entrada deltas en diferentescompoenentes y se analizó su salida
Una delta en posición ‘0’Una delta en posición ‘6’
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 34 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Medición del error
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 35 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Medición del error
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 36 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Medición del error
Resultados de la medición de error
1024, 12 1024, 16 4096, 12 4096, 16R-2, cordic 0,092 0,006 0,099 0,008R-2, Mult. 0,232 0,003 0,340 0,108R-4, cordic 0,077 0,003 0,074 0,007R-4, Mult. 0,224 0,002 0,334 0,105Kiss FFT 0,017 0,035Xilinx FFT v7.1 0,0007 0,0001 0,0008 0,0004
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 37 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Medición de la THD
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 38 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Medición de la THD
Medición de la THD
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 39 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Medición de la THD
THD - Resultados
Radix-2, Cordic, 16 bits
Radix-4, Mult., 16 bits
Kiss FFT. C++. 16 bits
Xilinx LogiCORE FFT 7.1
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 40 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Efecto del escalamiento
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 41 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Efecto del escalamiento
Efecto sobre la señal de salida
Provoca un escalamiento por 1/2 por cada etapa donde se realiza escalamiento
Provoca una pérdida de información
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 42 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Efecto del escalamiento
Efecto sobre la señal de salida
Provoca un escalamiento por 1/2 por cada etapa donde se realiza escalamiento
Provoca una pérdida de información
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 42 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Efecto del escalamiento
Efecto sobre la señal de salida
Provoca un escalamiento por 1/2 por cada etapa donde se realiza escalamiento
Provoca una pérdida de información
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 42 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Efecto del escalamiento
Utilidad en caso de overflow
Señal sin producir overflow
Señal que provoca overflow
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 43 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Efecto del escalamiento
Utilidad en caso de overflow
Señal sin producir overflow
Señal que provoca overflow
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 43 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Recursos de Implementación
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 44 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Recursos de Implementación
Recursos de implementación
Uno de los requerimientos es laeconomía de recursos
FPGA XC5VLX110, de la familia Virtex-5de Xilinx.Se comparó con dos arquitecturas
Radix-2 desenrrolladaXilinx LogiCORE FFT 7.1
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 45 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Recursos de Implementación
Recursos de implementación
Uno de los requerimientos es laeconomía de recursos
FPGA XC5VLX110, de la familia Virtex-5de Xilinx.
Se comparó con dos arquitecturas
Radix-2 desenrrolladaXilinx LogiCORE FFT 7.1
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 45 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Recursos de Implementación
Recursos de implementación
Uno de los requerimientos es laeconomía de recursos
FPGA XC5VLX110, de la familia Virtex-5de Xilinx.Se comparó con dos arquitecturas
Radix-2 desenrrolladaXilinx LogiCORE FFT 7.1
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 45 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Recursos de Implementación
Recursos de implementación
Uno de los requerimientos es laeconomía de recursos
FPGA XC5VLX110, de la familia Virtex-5de Xilinx.Se comparó con dos arquitecturas
Radix-2 desenrrollada
Xilinx LogiCORE FFT 7.1
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 45 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Recursos de Implementación
Recursos de implementación
Uno de los requerimientos es laeconomía de recursos
FPGA XC5VLX110, de la familia Virtex-5de Xilinx.Se comparó con dos arquitecturas
Radix-2 desenrrolladaXilinx LogiCORE FFT 7.1
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 45 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Recursos de Implementación
Resultados para 1024 puntos
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 46 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Recursos de Implementación
Resultados para 4096 puntos
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 47 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Implementación en hardware
Ensayos de verificación
Transformación de señales patrónEnsayos de caracterización
Medición del error
Medición de la THD
Efecto del escalamiento
Medición de los recursos necesariosEnsayos de validación
Implementación en FPGA
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 48 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Implementación en hardware
Validación en hardware
Se un placa de desarrollo Avnet, conuna FPGA XC5VLX110
Se implementó adicionalmente unaunidad de comuniación UART y unamemoria auxiliar.
Se utilizaron como entrada las señales patrón ya utilizadas previamente, yseñales aleatorias para las que se calculó el error.
Los resultados de las corridas fueron similares al obtenido previamente en lassimulaciones
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 49 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Implementación en hardware
Validación en hardware
Se un placa de desarrollo Avnet, conuna FPGA XC5VLX110
Se implementó adicionalmente unaunidad de comuniación UART y unamemoria auxiliar.
Se utilizaron como entrada las señales patrón ya utilizadas previamente, yseñales aleatorias para las que se calculó el error.
Los resultados de las corridas fueron similares al obtenido previamente en lassimulaciones
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 49 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Implementación en hardware
Validación en hardware
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 49 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Implementación en hardware
Validación en hardware
Se un placa de desarrollo Avnet, conuna FPGA XC5VLX110
Se implementó adicionalmente unaunidad de comuniación UART y unamemoria auxiliar.
Se utilizaron como entrada las señales patrón ya utilizadas previamente, yseñales aleatorias para las que se calculó el error.
Los resultados de las corridas fueron similares al obtenido previamente en lassimulaciones
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 49 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Implementación en hardware
Validación en hardware
Se un placa de desarrollo Avnet, conuna FPGA XC5VLX110
Se implementó adicionalmente unaunidad de comuniación UART y unamemoria auxiliar.
Se utilizaron como entrada las señales patrón ya utilizadas previamente, yseñales aleatorias para las que se calculó el error.
Los resultados de las corridas fueron similares al obtenido previamente en lassimulaciones
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 49 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
CONCLUSIONES Y TRABAJOSFUTUROS
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 50 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Conclusiones
Conclusiones
Se realizaron ensayos de verificación y caracterización
Error dentro de los parámetros aceptables
Baja distorsión
Muy baja demanda de recursosDel resultado de los ensayos se concluye
Se cumplió con los requerimientos de desempeño
Se cumplió con los requerimientos de flexibilidad y escalabilidad
Las arquitecturas son aptas para su utilización en la modulación de un
sistema OFDM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 51 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Conclusiones
Conclusiones
Se realizaron ensayos de verificación y caracterización
Error dentro de los parámetros aceptables
Baja distorsión
Muy baja demanda de recursosDel resultado de los ensayos se concluye
Se cumplió con los requerimientos de desempeño
Se cumplió con los requerimientos de flexibilidad y escalabilidad
Las arquitecturas son aptas para su utilización en la modulación de un
sistema OFDM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 51 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Conclusiones
Conclusiones
Se realizaron ensayos de verificación y caracterización
Error dentro de los parámetros aceptables
Baja distorsión
Muy baja demanda de recursosDel resultado de los ensayos se concluye
Se cumplió con los requerimientos de desempeño
Se cumplió con los requerimientos de flexibilidad y escalabilidad
Las arquitecturas son aptas para su utilización en la modulación de un
sistema OFDM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 51 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Conclusiones
Conclusiones
Se realizaron ensayos de verificación y caracterización
Error dentro de los parámetros aceptables
Baja distorsión
Muy baja demanda de recursos
Del resultado de los ensayos se concluye
Se cumplió con los requerimientos de desempeño
Se cumplió con los requerimientos de flexibilidad y escalabilidad
Las arquitecturas son aptas para su utilización en la modulación de un
sistema OFDM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 51 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Conclusiones
Conclusiones
Se realizaron ensayos de verificación y caracterización
Error dentro de los parámetros aceptables
Baja distorsión
Muy baja demanda de recursosDel resultado de los ensayos se concluye
Se cumplió con los requerimientos de desempeño
Se cumplió con los requerimientos de flexibilidad y escalabilidad
Las arquitecturas son aptas para su utilización en la modulación de un
sistema OFDM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 51 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Conclusiones
Conclusiones
Se realizaron ensayos de verificación y caracterización
Error dentro de los parámetros aceptables
Baja distorsión
Muy baja demanda de recursosDel resultado de los ensayos se concluye
Se cumplió con los requerimientos de desempeño
Se cumplió con los requerimientos de flexibilidad y escalabilidad
Las arquitecturas son aptas para su utilización en la modulación de un
sistema OFDM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 51 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Conclusiones
Conclusiones
Se realizaron ensayos de verificación y caracterización
Error dentro de los parámetros aceptables
Baja distorsión
Muy baja demanda de recursosDel resultado de los ensayos se concluye
Se cumplió con los requerimientos de desempeño
Se cumplió con los requerimientos de flexibilidad y escalabilidad
Las arquitecturas son aptas para su utilización en la modulación de un
sistema OFDM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 51 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Conclusiones
Conclusiones
Se realizaron ensayos de verificación y caracterización
Error dentro de los parámetros aceptables
Baja distorsión
Muy baja demanda de recursosDel resultado de los ensayos se concluye
Se cumplió con los requerimientos de desempeño
Se cumplió con los requerimientos de flexibilidad y escalabilidad
Las arquitecturas son aptas para su utilización en la modulación de un
sistema OFDM
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 51 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Trabajos futuros
Trabajos Futuros
Estudiar posibles implementaciones de algoritmos de dithering para
reducir el ruido generado en las arquitecturas.
Modificar el módulo de rotación Cordic agregando un pipeline que
permita aumentar la velocidad de clock de las arquitecturas, sin agregar
ciclos de clock extra al cómputo total de la FFT.
Modificar el multiplicador complejo agrandando el tamaño de palabra de
los factores de multiplicación de los twiddle factors y/o optimizarlo para
la utilización de los bloques de procesamiento digital de los dispositivos
FPGA.
Estudiar la posibilidad de modificar las arquitecturas de forma de poder
configurar la cantidad de puntos de la FFT en forma dinámica.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 52 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Trabajos futuros
Trabajos Futuros
Estudiar posibles implementaciones de algoritmos de dithering para
reducir el ruido generado en las arquitecturas.
Modificar el módulo de rotación Cordic agregando un pipeline que
permita aumentar la velocidad de clock de las arquitecturas, sin agregar
ciclos de clock extra al cómputo total de la FFT.
Modificar el multiplicador complejo agrandando el tamaño de palabra de
los factores de multiplicación de los twiddle factors y/o optimizarlo para
la utilización de los bloques de procesamiento digital de los dispositivos
FPGA.
Estudiar la posibilidad de modificar las arquitecturas de forma de poder
configurar la cantidad de puntos de la FFT en forma dinámica.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 52 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Trabajos futuros
Trabajos Futuros
Estudiar posibles implementaciones de algoritmos de dithering para
reducir el ruido generado en las arquitecturas.
Modificar el módulo de rotación Cordic agregando un pipeline que
permita aumentar la velocidad de clock de las arquitecturas, sin agregar
ciclos de clock extra al cómputo total de la FFT.
Modificar el multiplicador complejo agrandando el tamaño de palabra de
los factores de multiplicación de los twiddle factors y/o optimizarlo para
la utilización de los bloques de procesamiento digital de los dispositivos
FPGA.
Estudiar la posibilidad de modificar las arquitecturas de forma de poder
configurar la cantidad de puntos de la FFT en forma dinámica.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 52 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Trabajos futuros
Trabajos Futuros
Estudiar posibles implementaciones de algoritmos de dithering para
reducir el ruido generado en las arquitecturas.
Modificar el módulo de rotación Cordic agregando un pipeline que
permita aumentar la velocidad de clock de las arquitecturas, sin agregar
ciclos de clock extra al cómputo total de la FFT.
Modificar el multiplicador complejo agrandando el tamaño de palabra de
los factores de multiplicación de los twiddle factors y/o optimizarlo para
la utilización de los bloques de procesamiento digital de los dispositivos
FPGA.
Estudiar la posibilidad de modificar las arquitecturas de forma de poder
configurar la cantidad de puntos de la FFT en forma dinámica.
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 52 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Trabajos futuros
¿PREGUNTAS?
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 53 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Trabajos futuros
MUCHAS GRACIAS!
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 54 / 55
Motivación y Objetivos Selección de las arquitecturas Implementación Caracterización y tests Conclusiones y trabajos futuros
Trabajos futuros
FIN!
Andres Dario Cassagnes LSE-FIUBA Tesis de Grado de Ingeniería Electrónica 15/12/2016 55 / 55